JPS6132619A - 半導体スイツチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、半導体スイッチ回路に係り、特に。

損失低減に好適なスナバ回路に関する。

〔発明の背景〕

第１図は、半導体スイッチ回路を用いたプツシ−プル型
インバータの回路構成である。１は１次側にセンタタッ
プを有する変圧器、２と６は１０１次巻線１ａおよび１
ｂに接続され、ベース電流を流すとオンするトランジス
タ、４はコンデンサ４ａと抵抗４ｂの直列接続体から成
り２に印加する過電圧を防止するスナバ回路、５はコン
デンサ５ａと抵抗５ｂの直列接続体から成り６に印加す
る過電圧を防止するスナバ回路、６と７はそれぞれ２と
６に逆並列に接続したダイオード、８は１のセンタタッ
プと、２および６のエミッタに接続する直流電源である
。

第２図は第１図の動作説明図である。２と−６は交互に
オン、オフする。まず、ｔｌの時点で２にベース電流Ｉ
Ｂ２を流すと２はオンし、１ａには黒丸が正の極性で直
流電源電圧Ｅｄが印加する。１ｂの巻線にも黒丸が正の
極性でＥｄが誘起され、３のコレクターエミッタ間電圧
ＶＣＥ３は２Ｅｄとなる。ｔ２の時点でＩＢ２がなくな
り、２がオフすると、２には配線インダクタンスのため
に通常２Ｅｄ以上の過電圧が印加する。この過電圧によ
って負荷電流は６と逆並列に接続した７に転流するので
６のＶＣＥ３は７の順電圧だけになる。負荷電流が減少
して零に゛なるｔ３の時点で６には再び順電圧Ｅｄが印
加する。この時点で２のコレクターエミッタ間電圧Ｖ　
ＣＲ２もＥｄとなる。次にｔ４の時点でベース電流ＩＢ
３を３に流すと６はオンし、２がオンした場合と同様の
動作を繰り返す。つまり、ｔ５で■Ｂ３がなくなり、６
がオフすると６には過電圧が印加し。

負荷電流は乙に転流してＶＣＥ２は６の順電圧だけとな
る。負荷電流が零になるとＶＣＥ２．　ＶＣＥ３ともＥ
ｄになり、　ｔ６の時点で２をオンする。

２あるいは３がオフした後の過電圧は、インバータと変
圧器の間の配線のインダクタンスに依存する。このため
、特にインバータと変圧器までの距離が長い場合にはイ
ンダクタンスも大きくなり。

過電圧も大きくなる。この過電圧を抑制するために４お
よび５のスナバ回路を接続する。つまり。

インダクタンスに蓄積したエネルギーを４ａあるいは５
ａによって吸収する。コンデンサによって吸収できるエ
ネルギーＥは、コンデンサの容量をＣ電圧を■とすると Ｅ＝ｉＣＶ２　　・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・（１）となる。■は２ある
いは６に印加する電圧となるので、同じエネルギーを吸
収するためにＶを小さくするには、Ｃを大きくする必要
がある。

一方、４ａあるいは５ａに吸収するエネルギーは充放電
時に４ｂあるいは５ｂで消費されスナバ損失となる。こ
の損失ＰＬＯ８Ｓは、過電圧が零の場合でもインバータ
の動作周波数をｆとするとＰＬＯ８Ｓ＝４・Ｃ−Ｅｄ２
・ｆ・・・・・・・・・（２）となり、Ｃの大きさとと
もに損失は増大する。インバータの電圧、電流が大きく
なると必然的にスナバ損失は増大し、冷却、放熱等によ
って装置の大型化、効率の低下をもたらす。

〔発明の目的〕

本発明の目的は、半導体スイッチ素子のオフ時に発生す
る過電圧を抑え、損失の小さいスナバ回路を提供するこ
とにある。

〔発明の概要〕

本発明は、スナバ回路のコンデンサＣ−に蓄積したエネ
ルギーＥを抵抗を通して放電させるかわりに、インダク
タンスＬをもつコイルを用い、　　ＬＣの振動を利用し
て、Ｅを電源に回生ずるようにした。

〔発明の実施例〕

第６図は本発明の一実施例であり、第４図は動作波形図
で、第１．第２図と同一部分には同一符号が付しである
。両図によって本発明の詳細な説明する。

第３図において１１と１２はダイオード、１６と１４は
スナバコンデンサ、１５と１６はエミッタからベースへ
電流が流れる期間オンするＰｎＰ型トランジスタ。

１７と１８はコイル、１９と２０は２あるいは６がオン
したときに、８→１７→１５のコレクタ→１５のベース
→２１→２→８あるいは８→１８→１６のコレクタ→１
６のベース→２２→３→８の電流が流れないようにする
ダイオードである。

２および３の動作は、第１図の従来例と同様で第２図の
ように動作する。ｔ２の時点でＩＢ２が流れなくなり、
２がオフすると、２に流れていた電流は、１１を通して
１６に流れ、１３を充電する。１３の電圧ｖＳＣは８の
電圧Ｅｄ、１ａの誘起電圧Ｅｄおよび配線インダクタン
スによって（２Ｅｄ＋ＡＥｄ）に充電される。ｔ３から
ｔ４の期間は２および６がオフしており、負荷電流も零
になっている状態で、　ＶＣＥ２およびＶＣＥ３には共
に８の電圧Ｅｄが印加する。しかし、１３に充電された
電荷は、１１によって放電が阻止されるのでＶＳＣは（
２Ｅｄ＋ΔＥｄ）に保たれる。

ｔ４で３がオンすると、　１ａには黒丸が負の極性で電
圧が誘起し、　ＶＣＥ２は２Ｅｄとなる。ｔ５で３がオ
フすると、負荷電流が６に転流し、　　ＶＣＥ２は６の
順電圧だけとなり、負荷電流が零になるとＶＣＥ２はＥ
ｄとなる。この間、　ＶＳＣは１３の放電経路がないの
で（２Ｅｄ＋ΔＥｄ）に保たれる。ｔ７でＩＢ２を流し
２をオンすると、１３→１５のエミッタ→１５のベース
→２１→２→１３の閉回路が形成するので、１５には１
３の放電によってＩ　ＳＴＢのようなベース電流が流れ
る。このＩ　ＳＴＢによって１５はオンし、１３の電荷
は。

１ろ→１５→１７→１９→８→１３の閉回路で放電する
。この放電々流Ｉ　ＳＴＣは１３の静電容量Ｃと１７の
インダクタンスしによって振動するので、ＶＳＣがＥｄ
より小さ、くなっても流れ続けることができる。１６の
放電は２をオフする前に完了する必要があるのでπ汀で
＜　（ｔ９−ｉｓ　）　　・・・・・・・・・・・・・
・・・・（６）でなくてはならない。また、１３の放電
々流はＩＳ’ｌ”Ｂとｌ５ＴＣに分流し、　　ｌ５ＴＢ
は２１によって損失となる。したがって、１３のエネル
ギーを効果的に回生ずるには、２１の抵抗Ｒを大きくし
てＩ　ＳＴＢの流れる回路の時定数を大きくする。つま
り ＣＲ）π汀で・・・・・・・・・・・・・・・・・・・
・・・・・・・・・・・・・・・（４）である。こうす
るとｌ５ＴＣに対してＩ　ＳＴＢは小さくなり２１によ
る損失は小さくなる。以上の動作は。

３におけるスナバ回路の動作と同じである。

以上のように１本発明によれば、スナバコンデンサに蓄
えられたエネルギーは、はとんど電源に回生されるので
損失が少なく、また、半導体スイッチ素子の過電圧抑制
のために、スナバコンデンサを大きくすることができる
。

第５図は９本発明の他の実施例を示す。１０１は直流電
源、１０２は誘導性をもつ負荷、１０６は負荷に流れる
電流供給と停止を制御するトランジスタ。

１０４はスナバコンデンサ１０５を充電するためのダイ
オード、１０６はエミッタからベースへベース電流を流
すことによってオンするｐｎｐ型トランジスタ、１０７
は１０６のベース電流を制限する抵抗、１０８はインダ
クタンスを有するコイルである。

１０３にベース電流を流しオンさせると１０１→１０２
→１０６→１０１の閉回路によって１０２に電力を供給
する。１０６のベース電流を停止しオフさせると１０６
に流れていた電流は、１０４と１０５に転流し、１０５
を充電する。１０５の電圧が１０１の電圧以上になり。

回路に存在するインダクタンスのエネルギーを吸収する
と電流は流れなくなる。次に再び１′０３をオンすると
、１０５の電荷の一部は、１０５→１０６のエミッタ→
１０６のベース→１０７→１０３→１０５の回路で流れ
、１０６をオンする。すると、１０５→１０６→１０８
→１０１→１０５の閉回路によって、１０５の電荷は１
０１へ回生される。このように１本発明によれば、スナ
バコンデンサで吸収したエネルギーの大部分は電源に回
生されるので、トランジスタに印加する電圧を抑制する
ために、スナバコンデンサを大きくしても、損失を小さ
くできる。なお、このとき１０５のＣ，１０６のＲ，１
０８のＬは（３）式、（４）式を満たす必要がある。

第６図は本発明の他の実施例を示す。１０１〜１０８は
第５図と同種のものであり、説明を省略する。

１０３にベース電流を流しオンさせると１０１→１０３
→１０２→１０１の閉回路によって１０２に電力を供給
する。１０３のベース電流を停止しオフさせると１０３
に流れていた電流は１０５と１０４に転流し、１０５を
充電する。１０５の電圧が１０１の電圧以上になり。

回路に存在するインダクタンスのエネルギーを吸収する
と電流は流れなくなる。次に再び１０３をオンすると１
０５の電荷の一部は、１０５→１０６→１０２→１０６
のエミッター→１０６のベース→１０７→１０５→の回
路で流れ、１０６をオンする。すると１０５−）１０３
→１０１→１０６→１０８→１０５の閉回路によって１
０５の電荷は１０１へ回生される。第６図に示す回路構
成は、第５図の回路構成の変形であり、同様の効果が得
られる。

〔発明の効果〕

本発明によれば、半導体スイッチ素子のスナバコンデン
サのエネルギーの大部゛分が電源に回生可能となり、ス
ナバ回路における損失を大幅に低減できる。したがって
、半導体スイッチ素子のターンオフ時に発生する過電圧
抑制のために、容量の大きいスナバコンデンサを用いて
も、大きな損失とならない。

【図面の簡単な説明】

第１図は従来の回路図、第２図は従来の動作を説明する
タイムチャート図、第６図は本発明の一実施例の回路図
、第４図は本発明の詳細な説明するタイムチャート図、
第５．第６図は本発明の他の実施例の回路図である。 １・・・センタタップ付変圧器 ２．６・・・トランジスタ １１、１２・・・ダイオード　　　１３．１４・・・コ
ンデンサ１５．１６・ｐｎｐ型トランジスタ ２１．２２　　抵　　　　抗　　　　１７．１８・・・
コ　　イ　　ル１９．２０・・・ダイオード 代理人　　弁理士　高　橋　明　夫 第１図 第２囚 ＩＢｚ、’ 第５図 第６図

Claims (1)

【特許請求の範囲】
1. １、直流電源と負荷と半導体スイッチ素子を直列に接続
   したスイッチ回路において、前記半導体スイッチ素子と
   並列接続した、コンデンサとダイオードとの直列接続体
   と、前記コンデンサの放電を制御するスイッチと、該ス
   イッチと直列接続し前記コンデンサのエネルギーを前記
   直流電源に回生するように接続したインダクタンスを有
   することを特徴とする半導体スイッチ回路。