JP2701508B2 - Ｍｏｓゲートスイッチング素子用ドライブ回路 - Google Patents
Ｍｏｓゲートスイッチング素子用ドライブ回路Info
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- JP2701508B2 JP2701508B2 JP2036507A JP3650790A JP2701508B2 JP 2701508 B2 JP2701508 B2 JP 2701508B2 JP 2036507 A JP2036507 A JP 2036507A JP 3650790 A JP3650790 A JP 3650790A JP 2701508 B2 JP2701508 B2 JP 2701508B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は、誘導加熱装置のように誘導性の負荷に高周
波電流を供給するハーフブリッジ形やフルブリッジ形の
インバータ等に使用されるMOSゲートスイッチング素子
用ドライブ回路に関するものである。
波電流を供給するハーフブリッジ形やフルブリッジ形の
インバータ等に使用されるMOSゲートスイッチング素子
用ドライブ回路に関するものである。
従来の技術 第４図に従来の技術におけるMOSゲートスイッチング
素子用ドライブ回路を用いたインバータ回路図を示す。
第４図において、１は交流電源２と整流器３と高周波の
リプル電圧を吸収するためのチョークコイル４と平滑コ
ンデンサ５によって構成された直流電源である。６はIG
BTによって構成されたMOSゲートスイッチング素子、７
はIGBTによって構成されたMOSゲートスイッチング素子
（以下単に素子と称する）、８・９はそれぞれ素子６・
７のコレクタ・エミッタ間に逆並列接続されたダイオー
ド、８・９はそれぞれ素子６・７のコレクタ・エミッタ
間に逆並列接続されたダイオード、10は素子６と素子７
の接続点と直流電源１のマイナス端子間に接続された負
荷回路で、加熱コイル11と共振コンデンサ12の直列回路
で構成されたものである。13および14はいずれも素子６
のオンオフを制御するMOSゲートスイッチング素子用ド
ライブ回路（以下単にドライブ回路と称する）である。
ドライブ回路13は、トランジスタ15とトランジスタ16に
よって構成されたパルス電圧印加回路17とパルス電圧印
加回路17の出力と素子６のゲートの間に接続された抵抗
器18、直流電源20によって構成されている。ドライブ回
路14もドライブ回路13と全く同様の回路構成となってい
る。すなわち、トランジスタ21とトランジスタ22によっ
て構成されたパルス電圧印加回路23と、パルス電圧印加
回路23の出力と素子７のゲートとの間に接続された抵抗
器24と、直流電源25によって構成されている。発振回路
27は、パルス電圧印加回路17とパルス電圧印加回路23に
接続されている。
素子用ドライブ回路を用いたインバータ回路図を示す。
第４図において、１は交流電源２と整流器３と高周波の
リプル電圧を吸収するためのチョークコイル４と平滑コ
ンデンサ５によって構成された直流電源である。６はIG
BTによって構成されたMOSゲートスイッチング素子、７
はIGBTによって構成されたMOSゲートスイッチング素子
（以下単に素子と称する）、８・９はそれぞれ素子６・
７のコレクタ・エミッタ間に逆並列接続されたダイオー
ド、８・９はそれぞれ素子６・７のコレクタ・エミッタ
間に逆並列接続されたダイオード、10は素子６と素子７
の接続点と直流電源１のマイナス端子間に接続された負
荷回路で、加熱コイル11と共振コンデンサ12の直列回路
で構成されたものである。13および14はいずれも素子６
のオンオフを制御するMOSゲートスイッチング素子用ド
ライブ回路（以下単にドライブ回路と称する）である。
ドライブ回路13は、トランジスタ15とトランジスタ16に
よって構成されたパルス電圧印加回路17とパルス電圧印
加回路17の出力と素子６のゲートの間に接続された抵抗
器18、直流電源20によって構成されている。ドライブ回
路14もドライブ回路13と全く同様の回路構成となってい
る。すなわち、トランジスタ21とトランジスタ22によっ
て構成されたパルス電圧印加回路23と、パルス電圧印加
回路23の出力と素子７のゲートとの間に接続された抵抗
器24と、直流電源25によって構成されている。発振回路
27は、パルス電圧印加回路17とパルス電圧印加回路23に
接続されている。
以上の構成の従来の技術について、以下に説明する。
この方式のインバータは一般にハーフブリッジ形インバ
ータと呼ばれ、負荷回路10の加熱コイル11と共振コンデ
ンサ12による直列共振回路の共振周波数よりも低い周波
数、前記共振周波数よりも高い周波数、および前記共振
周波数に等しい周波数で発振回路を発振させて動作を行
わせることができるものである。第５図は、第４図に示
したインバータ回路が負荷回路10の加熱コイル11と共振
コンデンサ12による直列共振回路の共振周波数よりも低
い周波数で発振回路27が発振動作をしている状態を説明
している。ここで、V1・V2は発振回路27の出力電圧を、
IC1は素子６に流れる電流を、IC2は素子７に流れる電流
を、VCE1・VCE2はそれぞれ素子６素子７のコレクタ・エ
ミッタ間に印加される電圧を示している。このように負
荷回路10の加熱コイル11と共振コンデンサ12による直列
共振回路の共振周波数よりも低い周波数で動作を行わせ
た場合においては、素子のコレクタ・エミッタ間に印加
される電圧が急峻に立ち上がることになる。従って素子
のゲートとコレクタの間に寄生している容量分に充電電
流が流れ、装置が誤動作しオン状態になることがある。
以下前記現象について説明する。第５図にみられるよう
に、時刻t1においてドライブ回路14のトランジスタ21が
オンからオフになり、トランジスタ22がオフからオンと
なったとする。この場合、パルス電圧印加回路23の出力
電圧はローとなり、素子７が抵抗器24を通して零バイア
スされる。時刻t1からtd時間だけ遅れて、ドライブ回路
13のトランジスタ15がオフからオンに変わる。こうして
パルス電圧印加回路17の出力電圧がハイとなって、素子
６が抵抗器18を通して順バイアスされる。ここで時間td
は、一般にデッドタイムと呼ばれ、上下２個の素子が同
時にオン状態となることを避けるためのものである。ま
た抵抗器18・24は、各素子を零バイアス状態から順バイ
アス状態にする場合と、順バイアス状態から零バイアス
状態にする場合に素子のゲートエミッタ間に寄生してい
る容量成分を充放電する際の、パルス電圧印加回路17と
パルス電圧印加回路23のトランジスタ15・16・21・22を
保護するために設けられたものである。
この方式のインバータは一般にハーフブリッジ形インバ
ータと呼ばれ、負荷回路10の加熱コイル11と共振コンデ
ンサ12による直列共振回路の共振周波数よりも低い周波
数、前記共振周波数よりも高い周波数、および前記共振
周波数に等しい周波数で発振回路を発振させて動作を行
わせることができるものである。第５図は、第４図に示
したインバータ回路が負荷回路10の加熱コイル11と共振
コンデンサ12による直列共振回路の共振周波数よりも低
い周波数で発振回路27が発振動作をしている状態を説明
している。ここで、V1・V2は発振回路27の出力電圧を、
IC1は素子６に流れる電流を、IC2は素子７に流れる電流
を、VCE1・VCE2はそれぞれ素子６素子７のコレクタ・エ
ミッタ間に印加される電圧を示している。このように負
荷回路10の加熱コイル11と共振コンデンサ12による直列
共振回路の共振周波数よりも低い周波数で動作を行わせ
た場合においては、素子のコレクタ・エミッタ間に印加
される電圧が急峻に立ち上がることになる。従って素子
のゲートとコレクタの間に寄生している容量分に充電電
流が流れ、装置が誤動作しオン状態になることがある。
以下前記現象について説明する。第５図にみられるよう
に、時刻t1においてドライブ回路14のトランジスタ21が
オンからオフになり、トランジスタ22がオフからオンと
なったとする。この場合、パルス電圧印加回路23の出力
電圧はローとなり、素子７が抵抗器24を通して零バイア
スされる。時刻t1からtd時間だけ遅れて、ドライブ回路
13のトランジスタ15がオフからオンに変わる。こうして
パルス電圧印加回路17の出力電圧がハイとなって、素子
６が抵抗器18を通して順バイアスされる。ここで時間td
は、一般にデッドタイムと呼ばれ、上下２個の素子が同
時にオン状態となることを避けるためのものである。ま
た抵抗器18・24は、各素子を零バイアス状態から順バイ
アス状態にする場合と、順バイアス状態から零バイアス
状態にする場合に素子のゲートエミッタ間に寄生してい
る容量成分を充放電する際の、パルス電圧印加回路17と
パルス電圧印加回路23のトランジスタ15・16・21・22を
保護するために設けられたものである。
しかし前述のように、発振回路27の発振周波数が負荷
回路10の共振周波数よりも低い周波数で発振しているた
め、時刻t1および時刻t2では素子７には電流が流れず、
素子７と逆並列に接続されているダイオード９に電流が
流れているものである。従って時刻t1から時刻t2におい
ては、素子７のコレクタエミッタ間電圧VCE2はほぼ零と
なっている。この状態から時刻t2において素子６がオン
されると、素子６のコレクタエミッタ間電圧VCE1は急速
に零に近づき、逆に素子６のコレクタエミッタ間電圧V
CE2は急速に立ち上がる。そのため素子７のコレクタゲ
ート間の寄生容量に充電電流が流れ、それがドライブ回
路14の抵抗器24に流れ込んで電圧降下を生じ、結果とし
て素子７のゲートエミッタ間に電圧が発生して、素子７
がオン状態になってしまう。即ち素子６と素子７が同時
にオン状態になってしまい、第５図の時刻t2に見られる
ように２個の素子に短絡電流が流れる。このときに流れ
る短絡電流は、負荷回路10に流れる電流とは無関係であ
り、非常に大きなものとなるものである。従って素子６
と素子７の電力損失が大となって装置の効率が悪くなる
とともに、素子６と素子７に加わるストレスが大とな
り、場合によってはこれらの素子が破壊されることもあ
る。
回路10の共振周波数よりも低い周波数で発振しているた
め、時刻t1および時刻t2では素子７には電流が流れず、
素子７と逆並列に接続されているダイオード９に電流が
流れているものである。従って時刻t1から時刻t2におい
ては、素子７のコレクタエミッタ間電圧VCE2はほぼ零と
なっている。この状態から時刻t2において素子６がオン
されると、素子６のコレクタエミッタ間電圧VCE1は急速
に零に近づき、逆に素子６のコレクタエミッタ間電圧V
CE2は急速に立ち上がる。そのため素子７のコレクタゲ
ート間の寄生容量に充電電流が流れ、それがドライブ回
路14の抵抗器24に流れ込んで電圧降下を生じ、結果とし
て素子７のゲートエミッタ間に電圧が発生して、素子７
がオン状態になってしまう。即ち素子６と素子７が同時
にオン状態になってしまい、第５図の時刻t2に見られる
ように２個の素子に短絡電流が流れる。このときに流れ
る短絡電流は、負荷回路10に流れる電流とは無関係であ
り、非常に大きなものとなるものである。従って素子６
と素子７の電力損失が大となって装置の効率が悪くなる
とともに、素子６と素子７に加わるストレスが大とな
り、場合によってはこれらの素子が破壊されることもあ
る。
同様に、第５図に示した時刻t4においても短絡電流が
流れる。すなわち時刻t3においてドライブ回路14のトラ
ンジスタ21がオフからオンになり、トランジスタ22がオ
ンからオフとなる。従って時刻t3にはパルス電圧印加回
路23の出力電圧がハイとなり、素子７が抵抗器24を通じ
て順バイアスされる。時刻t3からtd時間だけ遅れて、ド
ライブ回路13のトランジスタ15がオンからオフに変わ
り、トランジスタ16がオフからオンに変わる。従ってパ
ルス電圧印加回路17の出力電圧がローとなって、素子６
が抵抗器18を通して零バイアスされる。ここで時間t
dは、前記のデッドタイムである。しかし前述のよう
に、発振回路27の発振周波数が負荷回路10の共振周波数
よりも低い周波数で動作しているため、時刻t3および時
刻t4では素子６には電流が流れず、素子６と逆並列に接
続されているダイオード８に電流が流れるものである。
従って時刻t3から時刻t4においては、素子６のコレクタ
エミッタ間電圧VCE1はほぼ零となっている。この状態か
ら時刻t4において素子７がオンされると素子７のコレク
タエミッタ間電圧VCE2は急速に零に近づき、逆に素子６
のコレクタエミッタ間電圧VCE1は急速に立ち上がる。そ
のため素子６のコレクタゲート間の寄生容量に充電電流
が流れ、それがドライブ回路13の抵抗器18に流れ込んで
電圧降下を生じ、結果として素子６のゲートエミッタ間
に電圧が発生して、素子６がオン状態になってしまう。
即ち素子６と素子７が同時にオン状態になってしまい、
第５図の時刻t4に見られるように２個の素子に短絡電流
が流れる。このときに流れる短絡電流も、負荷回路10に
流れる電流とは無関係であり、非常に大きなものとなる
ものである。従って素子６と素子７の電力損失が大とな
って、装置の効率が悪くなるとともに、素子６素子７に
加わるストレスが大となり、場合によっては破壊される
こともある。
流れる。すなわち時刻t3においてドライブ回路14のトラ
ンジスタ21がオフからオンになり、トランジスタ22がオ
ンからオフとなる。従って時刻t3にはパルス電圧印加回
路23の出力電圧がハイとなり、素子７が抵抗器24を通じ
て順バイアスされる。時刻t3からtd時間だけ遅れて、ド
ライブ回路13のトランジスタ15がオンからオフに変わ
り、トランジスタ16がオフからオンに変わる。従ってパ
ルス電圧印加回路17の出力電圧がローとなって、素子６
が抵抗器18を通して零バイアスされる。ここで時間t
dは、前記のデッドタイムである。しかし前述のよう
に、発振回路27の発振周波数が負荷回路10の共振周波数
よりも低い周波数で動作しているため、時刻t3および時
刻t4では素子６には電流が流れず、素子６と逆並列に接
続されているダイオード８に電流が流れるものである。
従って時刻t3から時刻t4においては、素子６のコレクタ
エミッタ間電圧VCE1はほぼ零となっている。この状態か
ら時刻t4において素子７がオンされると素子７のコレク
タエミッタ間電圧VCE2は急速に零に近づき、逆に素子６
のコレクタエミッタ間電圧VCE1は急速に立ち上がる。そ
のため素子６のコレクタゲート間の寄生容量に充電電流
が流れ、それがドライブ回路13の抵抗器18に流れ込んで
電圧降下を生じ、結果として素子６のゲートエミッタ間
に電圧が発生して、素子６がオン状態になってしまう。
即ち素子６と素子７が同時にオン状態になってしまい、
第５図の時刻t4に見られるように２個の素子に短絡電流
が流れる。このときに流れる短絡電流も、負荷回路10に
流れる電流とは無関係であり、非常に大きなものとなる
ものである。従って素子６と素子７の電力損失が大とな
って、装置の効率が悪くなるとともに、素子６素子７に
加わるストレスが大となり、場合によっては破壊される
こともある。
第６図は、前記の短絡電流が流れるメカニズムを説明
するためのものである。第６図は時刻ｔにおいてダイオ
ード８に電流が流れている状態において、素子７がオフ
からオンとなった場合を示している。この場合には、前
述のように素子６のコレクタエミッタ間電圧VCE1が急速
に立ち上がる。このため素子６のゲートとコレクタ間の
内部に寄生している容量CGCが充電され、これが抵抗器1
8とトランジスタ16のエミッタからコレクタに流れる。
トランジスタ16はこの時点では完全にオン状態となって
いるため、第６図に示した電圧VCESはほぼ零となってい
る。しかし前記の充電電流によって、抵抗器18の両端子
間には、電圧VRが発生するため、素子６のゲートとエミ
ッタ間の電圧VGEにはVRの分が印加されることになる。
一般に抵抗器18は10Ω程度のものが使用されるが、VCE1
の立ち上がり時においては、前記充電電流が約200mA程
度流れるため、素子６のゲートとエミッタ間に約2Vの電
圧が発生するものである。しかるに素子６は2Vの電圧で
オフからオンに移るものであり、従って素子６オン状態
となる。この時もう一方の素子７はドライブ回路14によ
って順バイアスされており、同様にオン状態であること
から、２個の素子がともにオンとなり、これによって直
流電源１から素子６と素子７へと短絡電流が流れるもの
である。
するためのものである。第６図は時刻ｔにおいてダイオ
ード８に電流が流れている状態において、素子７がオフ
からオンとなった場合を示している。この場合には、前
述のように素子６のコレクタエミッタ間電圧VCE1が急速
に立ち上がる。このため素子６のゲートとコレクタ間の
内部に寄生している容量CGCが充電され、これが抵抗器1
8とトランジスタ16のエミッタからコレクタに流れる。
トランジスタ16はこの時点では完全にオン状態となって
いるため、第６図に示した電圧VCESはほぼ零となってい
る。しかし前記の充電電流によって、抵抗器18の両端子
間には、電圧VRが発生するため、素子６のゲートとエミ
ッタ間の電圧VGEにはVRの分が印加されることになる。
一般に抵抗器18は10Ω程度のものが使用されるが、VCE1
の立ち上がり時においては、前記充電電流が約200mA程
度流れるため、素子６のゲートとエミッタ間に約2Vの電
圧が発生するものである。しかるに素子６は2Vの電圧で
オフからオンに移るものであり、従って素子６オン状態
となる。この時もう一方の素子７はドライブ回路14によ
って順バイアスされており、同様にオン状態であること
から、２個の素子がともにオンとなり、これによって直
流電源１から素子６と素子７へと短絡電流が流れるもの
である。
なお、ゲートの零バイアスの代わりに例えばエミッタ
に対してゲート電圧がマイナスとなるようにする逆バイ
アス回路も考えられていたが、前記寄生容量の充電電流
による誤動作をなくするためには、相当な逆バイアスの
ための電圧が必要となり、そのために装置が大型にな
り、コストが高くつくという別の課題が発生するもので
あった。
に対してゲート電圧がマイナスとなるようにする逆バイ
アス回路も考えられていたが、前記寄生容量の充電電流
による誤動作をなくするためには、相当な逆バイアスの
ための電圧が必要となり、そのために装置が大型にな
り、コストが高くつくという別の課題が発生するもので
あった。
発明が解決しようとする課題 以上のように従来の技術におけるドライブ回路では、
ドライブしている素子を零バイアスした後に、同素子の
コレクタエミッタ間に急峻な電圧上昇が起こる場合にお
いては、そのゲートとコレクタとの間に寄生する容量分
の充電電流により、素子のゲートとエミッタとの間に電
圧が発生し、この電圧によって素子がオン状態となり、
コレクタ電流が流れ、これによって素子の電力損失の増
大・素子の破壊、装置の効率の低下等のトラブルが発生
するという課題を有するものであった。
ドライブしている素子を零バイアスした後に、同素子の
コレクタエミッタ間に急峻な電圧上昇が起こる場合にお
いては、そのゲートとコレクタとの間に寄生する容量分
の充電電流により、素子のゲートとエミッタとの間に電
圧が発生し、この電圧によって素子がオン状態となり、
コレクタ電流が流れ、これによって素子の電力損失の増
大・素子の破壊、装置の効率の低下等のトラブルが発生
するという課題を有するものであった。
本発明は以上のような課題に鑑みてなされたものであ
り、構成が簡単で信頼性が高く、コストの安いドライブ
回路を提供することを目的とするものである。
り、構成が簡単で信頼性が高く、コストの安いドライブ
回路を提供することを目的とするものである。
課題を解決するための手段 前記目的を達成するための手段は、MOSゲートスイッ
チング素子に接続され、パルス電圧印加回路と抵抗器の
直列回路の両端子を出力端子とし、前記出力端子間に設
けられたスイッチング素子と、前記スイッチング素子の
オンオフを制御する制御回路を有し、前記MOSゲートス
イッチング素子をターンオンさせる場合には前記パルス
電圧印加回路が正電圧を出力し、前記MOSゲートスイッ
チング素子をターンオフさせる場合には前記パルス電圧
印加回路が零電圧または負電圧を出力し、前記制御回路
は前記パルス電圧印加回路の出力が正電圧から零または
負電圧を出力してから所定の時間後に前記スイッチング
素子をターンオンさせ、前記出力端子はMOSゲートスイ
ッチング素子のゲートおよびエミッタに接続された構成
のMOSゲートスイッチング素子用ドライブ回路とするも
のである。
チング素子に接続され、パルス電圧印加回路と抵抗器の
直列回路の両端子を出力端子とし、前記出力端子間に設
けられたスイッチング素子と、前記スイッチング素子の
オンオフを制御する制御回路を有し、前記MOSゲートス
イッチング素子をターンオンさせる場合には前記パルス
電圧印加回路が正電圧を出力し、前記MOSゲートスイッ
チング素子をターンオフさせる場合には前記パルス電圧
印加回路が零電圧または負電圧を出力し、前記制御回路
は前記パルス電圧印加回路の出力が正電圧から零または
負電圧を出力してから所定の時間後に前記スイッチング
素子をターンオンさせ、前記出力端子はMOSゲートスイ
ッチング素子のゲートおよびエミッタに接続された構成
のMOSゲートスイッチング素子用ドライブ回路とするも
のである。
作 用 以上の構成により、本発明のMOSゲートスイッチング
素子用ドライブ回路は、零または逆バイアス時にMOSゲ
ートスイッチング素子のコレクタとエミッタ間に急峻な
電圧上昇が発生した場合においても、MOSゲートスイッ
チング素子のゲートコレクタ間に生ずる寄生容量を充電
する電流をスイッチング素子により吸収し、MOSゲート
スイッチング素子が誤ってオンすることを無くして、信
頼性が高くかつ逆バイアスを行う場合においてもその電
圧を小とすることによってコストが安く、小形の装置と
することができるものである。
素子用ドライブ回路は、零または逆バイアス時にMOSゲ
ートスイッチング素子のコレクタとエミッタ間に急峻な
電圧上昇が発生した場合においても、MOSゲートスイッ
チング素子のゲートコレクタ間に生ずる寄生容量を充電
する電流をスイッチング素子により吸収し、MOSゲート
スイッチング素子が誤ってオンすることを無くして、信
頼性が高くかつ逆バイアスを行う場合においてもその電
圧を小とすることによってコストが安く、小形の装置と
することができるものである。
実施例 第１図は、本発明の一実施例におけるMOSゲートスイ
ッチング素子用ドライブ回路を使用し、誘導加熱を行わ
せるためのインバータ回路である。第１図において、１
〜12の各部品は、前記した従来例と共通のものであり、
説明を省略する。30はIGBTによって構成されたMOSゲー
トスイッチング素子（以下単に素子と称する）６のオン
オフを制御するMOSゲートスイッチング素子ドライブ回
路（以下単にドライブ回路と称する）で、その出力は素
子７のゲートおよびエミッタに接続されている。ドライ
ブ回路30は、トランジスタ32とトランジスタ33によって
構成されたパルス電圧印加回路34と、パルス電圧印加回
路34の出力と素子６のゲートの間に接続された抵抗器3
5、素子６のゲートとエミッタの間に接続されたバイポ
ーラ形トランジスタによるスイッチング素子36、スイッ
チング素子36をオンオフさせる制御回路44によって構成
されている。ドライブ回路31も全く同様の回路構成とな
っている。発振回路46は制御回路44・45、パルス電圧印
加回路34・40に接続されている。
ッチング素子用ドライブ回路を使用し、誘導加熱を行わ
せるためのインバータ回路である。第１図において、１
〜12の各部品は、前記した従来例と共通のものであり、
説明を省略する。30はIGBTによって構成されたMOSゲー
トスイッチング素子（以下単に素子と称する）６のオン
オフを制御するMOSゲートスイッチング素子ドライブ回
路（以下単にドライブ回路と称する）で、その出力は素
子７のゲートおよびエミッタに接続されている。ドライ
ブ回路30は、トランジスタ32とトランジスタ33によって
構成されたパルス電圧印加回路34と、パルス電圧印加回
路34の出力と素子６のゲートの間に接続された抵抗器3
5、素子６のゲートとエミッタの間に接続されたバイポ
ーラ形トランジスタによるスイッチング素子36、スイッ
チング素子36をオンオフさせる制御回路44によって構成
されている。ドライブ回路31も全く同様の回路構成とな
っている。発振回路46は制御回路44・45、パルス電圧印
加回路34・40に接続されている。
以下本実施例の動作を説明する。第２図は、第１図に
示したインバータ回路における各部の動作を説明する図
である。この場合インバータ回路は、負荷回路10を構成
している加熱コイル11と共振コンデンサ12の直列共振回
路の共振周波数よりも低い周波数で動作しているものと
する。V1・V2は発振回路46の出力電圧を、VS1・VS2は制
御回路44の出力電圧を、VCE1は素子６のコレクタとエミ
ッタの間に印加される電圧を示している。第２図に見ら
れるように、制御回路57の出力電圧V1は、発振回路59の
出力電圧V1がハイからローになってから、600μｓ後
に、ローからハイに立ち上がるようになっているもので
ある。
示したインバータ回路における各部の動作を説明する図
である。この場合インバータ回路は、負荷回路10を構成
している加熱コイル11と共振コンデンサ12の直列共振回
路の共振周波数よりも低い周波数で動作しているものと
する。V1・V2は発振回路46の出力電圧を、VS1・VS2は制
御回路44の出力電圧を、VCE1は素子６のコレクタとエミ
ッタの間に印加される電圧を示している。第２図に見ら
れるように、制御回路57の出力電圧V1は、発振回路59の
出力電圧V1がハイからローになってから、600μｓ後
に、ローからハイに立ち上がるようになっているもので
ある。
第３図は時刻t3における動作を示したものである。す
なわち、まず時刻t1に発振回路46の出力電圧V1がハイか
らローになった瞬間にパルス電圧印加回路34の出力がロ
ーとなって、素子６のゲートとエミッタの間の寄生容量
CGEに蓄えられているチャージが、抵抗器35を通じてト
ランジスタ33に放電される。つまり放電経路に抵抗器35
が存在しているために、放電電流に制限がかかり、その
ためにトランジスタ33に流れる電流が過大となるような
心配がなく、トランジスタ33に電流容量や安全動作範囲
（ASO）の小さいものを使用している場合であっても、
信頼性が優れ、かつ小容量の物が使用可能となっている
ものである。次に制御回路57の作用により、発振回路46
のロー出力から一定時間、本実施例では600μｓが経過
した時刻t2の瞬間にVS1がハイとなってスイッチング素
子36がオフからオンとなる。この時既に素子６のゲート
とエミッタ間に寄生している容量分CGEがほぼ零ボルト
まで降下しているため、スイッチング素子36がターンオ
ンした瞬間には、このコレクタ電流はほぼ零となってい
る。従って、問題となるような事態が発生することはな
い。
なわち、まず時刻t1に発振回路46の出力電圧V1がハイか
らローになった瞬間にパルス電圧印加回路34の出力がロ
ーとなって、素子６のゲートとエミッタの間の寄生容量
CGEに蓄えられているチャージが、抵抗器35を通じてト
ランジスタ33に放電される。つまり放電経路に抵抗器35
が存在しているために、放電電流に制限がかかり、その
ためにトランジスタ33に流れる電流が過大となるような
心配がなく、トランジスタ33に電流容量や安全動作範囲
（ASO）の小さいものを使用している場合であっても、
信頼性が優れ、かつ小容量の物が使用可能となっている
ものである。次に制御回路57の作用により、発振回路46
のロー出力から一定時間、本実施例では600μｓが経過
した時刻t2の瞬間にVS1がハイとなってスイッチング素
子36がオフからオンとなる。この時既に素子６のゲート
とエミッタ間に寄生している容量分CGEがほぼ零ボルト
まで降下しているため、スイッチング素子36がターンオ
ンした瞬間には、このコレクタ電流はほぼ零となってい
る。従って、問題となるような事態が発生することはな
い。
次に第２図に示した時刻ｔでの動作を説明する。時刻
t3において発振回路46の出力電圧V2がローからハイとな
ると、パルス電圧印加回路40の作用により、素子７のゲ
ートエミッタ間に順バイアス電圧が印加されて素子７が
オンする。従ってこの瞬間に素子７のコレクタエミッタ
間の電圧VCE2は、急速にほとんど零に達する。一方素子
６のコレクタエミッタ間の電圧VCE1は、直流電源31の出
力電圧から素子７のコレクタエミッタ間の電圧VCE2を減
じたものであるから、時刻t3においては急速に立ち上が
ることになる。しかるに一般的に素子のゲートとコレク
タ間には寄生容量CGCが存在するため、時刻t3におけるV
CE2の急速な立ち上がりによって、素子７のゲートから
充電電流が流出することになる。しかし本実施例におい
ては時刻t3において既にスイッチング素子36がオン状態
になっているために、前記の充電電流がスイッチング素
子36のコレクタからエミッタに流れており、素子７のゲ
ートとエミッタの間の電圧はほぼ零になっている。従っ
て素子７が誤ってオンすることがない。つまり従来の技
術にあったような、直流電源が２個の素子によって短絡
されたことによって大きな電流が流れ、それによって素
子を破壊したり、発熱が大となって装置の効率が低下す
るといったことも防ぐことができる。また大きな短絡電
流が流れることが原因して生ずるノイズの発生もない。
t3において発振回路46の出力電圧V2がローからハイとな
ると、パルス電圧印加回路40の作用により、素子７のゲ
ートエミッタ間に順バイアス電圧が印加されて素子７が
オンする。従ってこの瞬間に素子７のコレクタエミッタ
間の電圧VCE2は、急速にほとんど零に達する。一方素子
６のコレクタエミッタ間の電圧VCE1は、直流電源31の出
力電圧から素子７のコレクタエミッタ間の電圧VCE2を減
じたものであるから、時刻t3においては急速に立ち上が
ることになる。しかるに一般的に素子のゲートとコレク
タ間には寄生容量CGCが存在するため、時刻t3におけるV
CE2の急速な立ち上がりによって、素子７のゲートから
充電電流が流出することになる。しかし本実施例におい
ては時刻t3において既にスイッチング素子36がオン状態
になっているために、前記の充電電流がスイッチング素
子36のコレクタからエミッタに流れており、素子７のゲ
ートとエミッタの間の電圧はほぼ零になっている。従っ
て素子７が誤ってオンすることがない。つまり従来の技
術にあったような、直流電源が２個の素子によって短絡
されたことによって大きな電流が流れ、それによって素
子を破壊したり、発熱が大となって装置の効率が低下す
るといったことも防ぐことができる。また大きな短絡電
流が流れることが原因して生ずるノイズの発生もない。
本実施例においては、素子７をオンオフさせるドライ
ブ回路31についてもドライブ回路30と同じ構成をとって
いる。これによって、第２図に示した時刻t6において、
素子６がオンし素子７のコレクタエミッタ間電圧VCE2が
急峻に立ち上がった場合においても、素子７のゲートと
コレクタ間に寄生する容量分を充電する際に素子７のゲ
ートから流出する充電電流をスイッチング素子43が吸収
するという作用が行われることにより素子７のゲートと
エミッタの間に発生する電圧を抑えることができ、従っ
て誤ってオンする事を防ぐことができるものである。
ブ回路31についてもドライブ回路30と同じ構成をとって
いる。これによって、第２図に示した時刻t6において、
素子６がオンし素子７のコレクタエミッタ間電圧VCE2が
急峻に立ち上がった場合においても、素子７のゲートと
コレクタ間に寄生する容量分を充電する際に素子７のゲ
ートから流出する充電電流をスイッチング素子43が吸収
するという作用が行われることにより素子７のゲートと
エミッタの間に発生する電圧を抑えることができ、従っ
て誤ってオンする事を防ぐことができるものである。
なお本実施例においては、所定の時間を600μｓとし
たが、この時間設定はパルス電圧印加回路の出力がハイ
からローに変わってから抵抗器によって素子のゲートエ
ミッタ間の電圧がほぼ零となる時間以上で、かつその素
子に急激な電圧上昇が印加されるまでの時間であればよ
い。また２個の素子をともにオフ状態とするために、ゲ
ートとエミッタ間の電圧を零となるように零バイアスし
ているが、更に動作を高速化あるいはノイズ等に対する
マージンをとるためにエミッタに対してゲートの電圧を
負にするような逆バイアスによって素子をオフさせるよ
うにしてもよい。この場合においても、ゲートから流出
する寄生容量分の充電電流を直接にスイッチング素子に
よって逃がし、ゲートに直列に接続された抵抗器による
電圧降下が生じないため、前記逆バイアスに必要な電圧
値が最小限であっても充分な高速化とノイズ等に対する
マージンを確保したものにすることが可能である。
たが、この時間設定はパルス電圧印加回路の出力がハイ
からローに変わってから抵抗器によって素子のゲートエ
ミッタ間の電圧がほぼ零となる時間以上で、かつその素
子に急激な電圧上昇が印加されるまでの時間であればよ
い。また２個の素子をともにオフ状態とするために、ゲ
ートとエミッタ間の電圧を零となるように零バイアスし
ているが、更に動作を高速化あるいはノイズ等に対する
マージンをとるためにエミッタに対してゲートの電圧を
負にするような逆バイアスによって素子をオフさせるよ
うにしてもよい。この場合においても、ゲートから流出
する寄生容量分の充電電流を直接にスイッチング素子に
よって逃がし、ゲートに直列に接続された抵抗器による
電圧降下が生じないため、前記逆バイアスに必要な電圧
値が最小限であっても充分な高速化とノイズ等に対する
マージンを確保したものにすることが可能である。
また本実施例においては、素子はIGBTを用いている
が、必ずしもIGBTに限るものでなく、一般的なパワーMO
SFETを使用した装置にも応用することができる。
が、必ずしもIGBTに限るものでなく、一般的なパワーMO
SFETを使用した装置にも応用することができる。
本実施例では、ハーフブリッジ形のインバータ回路に
応用しているが、他の回路にも応用してもよく、要する
にMOSスイッチング素子のコレクタエミッタ間電圧ある
いはドレインソース間電圧の急峻な立ち上がりにより、
誤動作してオンするものに使用したものであれば何でも
よい。
応用しているが、他の回路にも応用してもよく、要する
にMOSスイッチング素子のコレクタエミッタ間電圧ある
いはドレインソース間電圧の急峻な立ち上がりにより、
誤動作してオンするものに使用したものであれば何でも
よい。
発明の効果 以上の実施例によっても明らかなように、本発明のMO
Sゲートスイッチング素子用ドライブ回路は、特にMOSゲ
ートスイッチング素子に接続したパルス電圧印加回路と
抵抗器の直列回路の両端子を出力端子とし、前記出力端
子間に設けられたスイッチング素子と、前記スイッチン
グ素子のオンオフを制御する制御回路を有し、MOSゲー
トスイッチング素子をターンオンさせる場合には前記パ
ルス電圧印加回路が正電圧を出力し、前記MOSゲートス
イッチング素子をターンオフさせる場合には前記パルス
電圧印加回路が零電圧または負電圧を出力し、前記制御
回路は前記パルス電圧印加回路の出力が正電圧から零ま
たは負電圧を出力してから所定の時間後に前記スイッチ
ング素子をターンオンさせ、前記出力端子はMOSゲート
スイッチング素子のゲートおよびエミッタに接続された
構成とすることによって、本発明のMOSゲートスイッチ
ング素子用ドライブ回路は、零または逆バイアス時にMO
Sゲートスイッチング素子のコレクタとエミッタ間に急
峻な電圧上昇が発生した場合においても、MOSゲートス
イッチング素子のゲートコレクタ間に生ずる寄生容量を
充電する電流をスイッチング素子により吸収することに
より、MOSゲートスイッチング素子が誤ってオンするこ
とを無くして、信頼性の高くかつ逆バイアスを行う場合
においてもその電圧を小とすることによってコストが安
く、小形の装置とすることができるものである。
Sゲートスイッチング素子用ドライブ回路は、特にMOSゲ
ートスイッチング素子に接続したパルス電圧印加回路と
抵抗器の直列回路の両端子を出力端子とし、前記出力端
子間に設けられたスイッチング素子と、前記スイッチン
グ素子のオンオフを制御する制御回路を有し、MOSゲー
トスイッチング素子をターンオンさせる場合には前記パ
ルス電圧印加回路が正電圧を出力し、前記MOSゲートス
イッチング素子をターンオフさせる場合には前記パルス
電圧印加回路が零電圧または負電圧を出力し、前記制御
回路は前記パルス電圧印加回路の出力が正電圧から零ま
たは負電圧を出力してから所定の時間後に前記スイッチ
ング素子をターンオンさせ、前記出力端子はMOSゲート
スイッチング素子のゲートおよびエミッタに接続された
構成とすることによって、本発明のMOSゲートスイッチ
ング素子用ドライブ回路は、零または逆バイアス時にMO
Sゲートスイッチング素子のコレクタとエミッタ間に急
峻な電圧上昇が発生した場合においても、MOSゲートス
イッチング素子のゲートコレクタ間に生ずる寄生容量を
充電する電流をスイッチング素子により吸収することに
より、MOSゲートスイッチング素子が誤ってオンするこ
とを無くして、信頼性の高くかつ逆バイアスを行う場合
においてもその電圧を小とすることによってコストが安
く、小形の装置とすることができるものである。
【図面の簡単な説明】 第１図は本発明の一実施例におけるMOSゲートスイッチ
ング素子用ドライブ回路を使用した誘導加熱用のインバ
ータ回路の回路図、第２図は同MOSゲートスイッチング
素子用ドライブ回路の動作波形図、第３図は同MOSゲー
トスイッチング素子用ドライブ回路の動作を説明した
図、第４図は従来の技術におけるMOSゲートスイッチン
グ素子用ドライブ回路を使用した誘導加熱用のインバー
タ回路の回路図、第５図は同動作波形図、第６図は同MO
Sゲートスイッチング素子用ドライブ回路の動作を説明
した図である。 ６・７……MOSゲートスイッチング素子、34・40……パ
ルス電圧印加回路、35・41……抵抗器、36・43……スイ
ッチング素子、44・45……制御回路。
ング素子用ドライブ回路を使用した誘導加熱用のインバ
ータ回路の回路図、第２図は同MOSゲートスイッチング
素子用ドライブ回路の動作波形図、第３図は同MOSゲー
トスイッチング素子用ドライブ回路の動作を説明した
図、第４図は従来の技術におけるMOSゲートスイッチン
グ素子用ドライブ回路を使用した誘導加熱用のインバー
タ回路の回路図、第５図は同動作波形図、第６図は同MO
Sゲートスイッチング素子用ドライブ回路の動作を説明
した図である。 ６・７……MOSゲートスイッチング素子、34・40……パ
ルス電圧印加回路、35・41……抵抗器、36・43……スイ
ッチング素子、44・45……制御回路。
Claims (1)
- 【請求項１】MOSゲートスイッチング素子に接続され、
パルス電圧印加回路と抵抗器の直列回路の両端子を出力
端子とし、前記出力端子間に設けられたスイッチング素
子と、前記スイッチング素子のオンオフを制御する制御
回路を有し、MOSゲートスイッチング素子をターンオン
させる場合にはパルス電圧印加回路が正電圧を出力し、
MOSゲートスイッチング素子をターンオフさせる場合に
はパルス電圧印加回路が零電圧または負電圧を出力し、
前記制御回路はパルス電圧印加回路の出力が正電圧から
零または負電圧を出力してから所定の時間後にスイッチ
ング素子をターンオンさせ、出力端子はMOSゲートスイ
ッチング素子のゲートおよびエミッタに接続されたMOS
ゲートスイッチング素子用ドライブ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2036507A JP2701508B2 (ja) | 1990-02-16 | 1990-02-16 | Ｍｏｓゲートスイッチング素子用ドライブ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2036507A JP2701508B2 (ja) | 1990-02-16 | 1990-02-16 | Ｍｏｓゲートスイッチング素子用ドライブ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03239166A JPH03239166A (ja) | 1991-10-24 |
| JP2701508B2 true JP2701508B2 (ja) | 1998-01-21 |
Family
ID=12471745
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2036507A Expired - Fee Related JP2701508B2 (ja) | 1990-02-16 | 1990-02-16 | Ｍｏｓゲートスイッチング素子用ドライブ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2701508B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5647558B2 (ja) * | 2011-04-18 | 2014-12-24 | 三菱電機株式会社 | インバータ装置 |
-
1990
- 1990-02-16 JP JP2036507A patent/JP2701508B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03239166A (ja) | 1991-10-24 |
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