JPS6129195A - 多層回路基板の製造方法 - Google Patents
多層回路基板の製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、層間が相互接続された多層回路基板の製造方
法に関するものである。
法に関するものである。
多層プリント回路基板が世に現われて久しいが、その技
術は種々の問題に直面してきた。例えば、米国特許第3
934335号及び第4211603号の発明において
は、層の剥離、層の位置ずれ、回路層上の絶縁材料の汚
れ、回路層間の相互接続のために絶縁層に設けられるバ
イア(Via −「通路」の意)すなわち透孔の大きさ
及び形の不揃い、及び直径約15ミル(0,38111
1)未満のバイアの形成が困難であること等の問題が取
扱われている。これらの問題を解決するため種々の試み
がなされ幾つかの新しい解決法が考えられたが、これら
の解決法9殆どは複雑で長時間を要し比較的高くつく手
法であった。例えば、米国特許第3934335号には
多層プリント回路基板を製造する複雑な方法が開示され
ている。すなわち、まず腐食溶液処理によシ絶縁層の表
面にあばたを形成した後、錫及びパラジウム塩の溶液で
順次増感処理した絶縁層上に導電性金属を無電メッキす
ることによシ、導電ノぐターンを形成している。他の例
として米国特許第4305204号に、2導電層LED
表示装置を製造するためポリマー厚膜(PTF)技術を
用いる方法が示されている。この米国特許に開示された
ものは、エツチングされた導電パターン上に絶縁層を2
重印刷する長時間印刷工程であシ、その絶縁層はエポキ
シ樹脂から成るもので、第1印刷後に部分加熱硬化し、
第2印刷後に全加熱硬化する必要がある。その後、2重
印刷で積層された絶縁層上に導電性PTF層がシルクス
クリーニングされ、更にこれら3層全体が加熱硬化され
る。
術は種々の問題に直面してきた。例えば、米国特許第3
934335号及び第4211603号の発明において
は、層の剥離、層の位置ずれ、回路層上の絶縁材料の汚
れ、回路層間の相互接続のために絶縁層に設けられるバ
イア(Via −「通路」の意)すなわち透孔の大きさ
及び形の不揃い、及び直径約15ミル(0,38111
1)未満のバイアの形成が困難であること等の問題が取
扱われている。これらの問題を解決するため種々の試み
がなされ幾つかの新しい解決法が考えられたが、これら
の解決法9殆どは複雑で長時間を要し比較的高くつく手
法であった。例えば、米国特許第3934335号には
多層プリント回路基板を製造する複雑な方法が開示され
ている。すなわち、まず腐食溶液処理によシ絶縁層の表
面にあばたを形成した後、錫及びパラジウム塩の溶液で
順次増感処理した絶縁層上に導電性金属を無電メッキす
ることによシ、導電ノぐターンを形成している。他の例
として米国特許第4305204号に、2導電層LED
表示装置を製造するためポリマー厚膜(PTF)技術を
用いる方法が示されている。この米国特許に開示された
ものは、エツチングされた導電パターン上に絶縁層を2
重印刷する長時間印刷工程であシ、その絶縁層はエポキ
シ樹脂から成るもので、第1印刷後に部分加熱硬化し、
第2印刷後に全加熱硬化する必要がある。その後、2重
印刷で積層された絶縁層上に導電性PTF層がシルクス
クリーニングされ、更にこれら3層全体が加熱硬化され
る。
かかる従来技術よシ簡単、迅速、安価で且つ直径が約1
5ミルよシ小さいバイアを輪郭のはつきシした一定の大
きさで形成でき、更に層剥離及び動作時の回路短絡を防
止することのできる多層プリント回路基板の製造方法の
開発が待望されている。
5ミルよシ小さいバイアを輪郭のはつきシした一定の大
きさで形成でき、更に層剥離及び動作時の回路短絡を防
止することのできる多層プリント回路基板の製造方法の
開発が待望されている。
したがって、本発明の目的は、これらの要件を満たす多
層回路基板の製造方法を提供することである。
層回路基板の製造方法を提供することである。
本発明は、導電・ぞターン形成に導電性ポリマー厚膜を
用い、絶縁層に光像形成可能・光重合可能な絶縁材料を
用い、光像処理技術によってバイアを形成することによ
シ、上記の目的を達成した。
用い、絶縁層に光像形成可能・光重合可能な絶縁材料を
用い、光像処理技術によってバイアを形成することによ
シ、上記の目的を達成した。
すなわち、本発明による多層回路基板の製造方法は、次
の如き複数の工程を含む。
の如き複数の工程を含む。
(a)エポキシの如き非導電性基板上に導電性ポリマー
厚膜を予め定めたパターン状に付着し、この皮膜を硬化
させることにより第1の導電パターンを形成する。
厚膜を予め定めたパターン状に付着し、この皮膜を硬化
させることにより第1の導電パターンを形成する。
(b)硬化された導電皮膜上に、光像形成可能で且つ光
重合可能な絶縁材料の層を設ける。
重合可能な絶縁材料の層を設ける。
(c)この光像形成可能且つ光重合可能な絶縁材料を予
め定めた・ぞターン状に選択的に露光することによシ、
絶縁層に回路層間を相互接続するためのバイアすなわち
透孔を定める部分を形成する。
め定めた・ぞターン状に選択的に露光することによシ、
絶縁層に回路層間を相互接続するためのバイアすなわち
透孔を定める部分を形成する。
(d)絶縁層のバイアに対応する部分を除去することに
よシ絶縁層に所望のバイアを形成する。
よシ絶縁層に所望のバイアを形成する。
(e)絶縁層上に導電テリマー厚膜を予め定めた第2の
導電パターン状に付着すると同時にバイアもその内面を
その導電ポリマー厚膜で被覆することによシ、皮膜を硬
化させて第2の導電ノぞターンを絶縁層上に形成すると
同時に第1及び第2の導電ノリ―ン間の絶縁層を貫通し
て導電パターン間の電気的相互接続を行なう。
導電パターン状に付着すると同時にバイアもその内面を
その導電ポリマー厚膜で被覆することによシ、皮膜を硬
化させて第2の導電ノぞターンを絶縁層上に形成すると
同時に第1及び第2の導電ノリ―ン間の絶縁層を貫通し
て導電パターン間の電気的相互接続を行なう。
3層以上の導電層が必要な際は、工程(b)ないしくe
)が繰返される。上述の方法によシ、はぼ平板状の基板
の両面に複数層を形成して基板の両面に多層を有する多
層プリント回路基板を製造することもできる。
)が繰返される。上述の方法によシ、はぼ平板状の基板
の両面に複数層を形成して基板の両面に多層を有する多
層プリント回路基板を製造することもできる。
第1ないし第6図は本発明の基本的実施例の工程を示す
図で、第1図は最終工程を示す。これらの図において、
同一の要素には同じ符号を付している。第2図は、はぼ
平板状でモノリシック構成の非導電性基板(1)を示す
。この基板(1)には、多層及び部品を支持するに充分
な抗張力及びプリント基板回路の動作時に通常の環境へ
の耐性を有する限シ、任意の非導電性材料を用いうる。
図で、第1図は最終工程を示す。これらの図において、
同一の要素には同じ符号を付している。第2図は、はぼ
平板状でモノリシック構成の非導電性基板(1)を示す
。この基板(1)には、多層及び部品を支持するに充分
な抗張力及びプリント基板回路の動作時に通常の環境へ
の耐性を有する限シ、任意の非導電性材料を用いうる。
基板材料に適する種類としては、ポリマー、アルミナ、
セラミック、紙及び木材が挙げられる。基板材料の最適
なものは、PR−4として当業者に周知のエポキシ樹脂
含有ガラス布である。
セラミック、紙及び木材が挙げられる。基板材料の最適
なものは、PR−4として当業者に周知のエポキシ樹脂
含有ガラス布である。
上記実施例の最初の工程は、第3図に示すとおり基板(
1)上に導電・ぞターン(2)を形成することである。
1)上に導電・ぞターン(2)を形成することである。
導電パターン(2)は、所望の電気回路に対応して予め
定めたパターン状に導電性ポリマー厚膜を約0.2ミル
(0,0051絹)ないし約1.5ミル(0,038闘
)の厚さで基板(1)上に付加して形成する。一般に、
テリマー内に分散させる金属は、通常の動作状態で良好
な性能を示すに充分な導電性を示す限シ任意の金属でよ
い。市販されている適当な材料トシては、マサチューセ
ッツ州レキシントンのアミコン(Amicon)社製の
、銀を分散したエポキシ樹脂であるAm1con 93
2−62−1がある。
定めたパターン状に導電性ポリマー厚膜を約0.2ミル
(0,0051絹)ないし約1.5ミル(0,038闘
)の厚さで基板(1)上に付加して形成する。一般に、
テリマー内に分散させる金属は、通常の動作状態で良好
な性能を示すに充分な導電性を示す限シ任意の金属でよ
い。市販されている適当な材料トシては、マサチューセ
ッツ州レキシントンのアミコン(Amicon)社製の
、銀を分散したエポキシ樹脂であるAm1con 93
2−62−1がある。
導電性ポリマー厚膜の付着は、シルクスクリーニング、
印刷、インクジェット又はペンゾロツタ法によシ行ない
うる。これらのうち、80〜400のステンレス鋼メツ
シュを有するシルクスクリ−すを用いるシルクスクリー
ニングが好適である。
印刷、インクジェット又はペンゾロツタ法によシ行ない
うる。これらのうち、80〜400のステンレス鋼メツ
シュを有するシルクスクリ−すを用いるシルクスクリー
ニングが好適である。
導電ポリマー厚膜の硬化は、対流炉、赤外線炉又は蒸気
硬化によって行う。例えば、導電性ポリマー厚膜Am1
con 932−62−1の対流炉によシ硬化する場合
は、100C〜180Cで20分〜60分間行う。
硬化によって行う。例えば、導電性ポリマー厚膜Am1
con 932−62−1の対流炉によシ硬化する場合
は、100C〜180Cで20分〜60分間行う。
上詰実施例の次の工程は、ポリマー厚膜導電パターン(
2)上にポジ型又はネガ型の光像形成可能で且つ光重合
可能な絶縁材料の層を設けることである。ネガ型材料の
被着及び現偉の工程は、第4ないし第6図に示す。第4
図において、絶縁材料(3)を光源(図示せず)により
重合化するために導電・リーン(2)及び基板(1)に
接触被着する。材料がポジ型の場合、被着ののち露光す
ると、重合結合が分離され実質的にモノマー状態へと材
料の逆戻りが生じる。この材料の2つの型では、ネガ型
の方がよい。このような材料の好適な種類は、エポキシ
樹脂及びアクリル樹脂である。ネガ型の光像形成可能e
光重合可能な絶縁材料の一例として、カリフォルニア州
アーピンのダイナケム(Dynachem)社製の、ア
クリルをベースとしたドライフィルムΦソルダーマスク
であるダイナケム・ラミナー(Dyna−chem L
am1nar ) RMがある。
2)上にポジ型又はネガ型の光像形成可能で且つ光重合
可能な絶縁材料の層を設けることである。ネガ型材料の
被着及び現偉の工程は、第4ないし第6図に示す。第4
図において、絶縁材料(3)を光源(図示せず)により
重合化するために導電・リーン(2)及び基板(1)に
接触被着する。材料がポジ型の場合、被着ののち露光す
ると、重合結合が分離され実質的にモノマー状態へと材
料の逆戻りが生じる。この材料の2つの型では、ネガ型
の方がよい。このような材料の好適な種類は、エポキシ
樹脂及びアクリル樹脂である。ネガ型の光像形成可能e
光重合可能な絶縁材料の一例として、カリフォルニア州
アーピンのダイナケム(Dynachem)社製の、ア
クリルをベースとしたドライフィルムΦソルダーマスク
であるダイナケム・ラミナー(Dyna−chem L
am1nar ) RMがある。
未露光の絶縁層(3)は、通常シルクスクリーニング、
印刷、ディップコーティング、スプレーコーティング、
ローラーコーティング、カーテンコーティング、ドライ
フィルムラミネーション、キャスティング等の周知技術
によシ約0.1〜10ミル(0,00254〜0.25
4朋)の厚さに被着する。
印刷、ディップコーティング、スプレーコーティング、
ローラーコーティング、カーテンコーティング、ドライ
フィルムラミネーション、キャスティング等の周知技術
によシ約0.1〜10ミル(0,00254〜0.25
4朋)の厚さに被着する。
次に、第5図に示すように、未露光の絶#層(3)は、
既に設けた導電層及び次に設ける導電層間の相互接続点
を決めるため、絶縁層の透孔の位置に対応した所定のパ
ターン状にマスクすることによシ選択的に露光され為。
既に設けた導電層及び次に設ける導電層間の相互接続点
を決めるため、絶縁層の透孔の位置に対応した所定のパ
ターン状にマスクすることによシ選択的に露光され為。
このような透孔はこの技術分野において通常「バイア」
と呼ばれるが、どちらの用語も本明細書においては同じ
意味に用いる。露光によって、例えばネガ型絶縁材料の
場合、そのマスクされなかった部分は重合して絶縁/1
il(41となる。絶縁層(4)は、露光されなかった
(すなわち、重合化されなかった)バイアとなるべき部
分(5) 、 (6)をとシ囲んでいる。マスキングは
、光源と絶縁層との間に成る種のステンシル(型板)を
間挿することによって行う。
と呼ばれるが、どちらの用語も本明細書においては同じ
意味に用いる。露光によって、例えばネガ型絶縁材料の
場合、そのマスクされなかった部分は重合して絶縁/1
il(41となる。絶縁層(4)は、露光されなかった
(すなわち、重合化されなかった)バイアとなるべき部
分(5) 、 (6)をとシ囲んでいる。マスキングは
、光源と絶縁層との間に成る種のステンシル(型板)を
間挿することによって行う。
重合用の光は任意の波長のものでもよいが、最も一般的
で好適なものは紫外線の範囲にあるものである。これは
、ミネソタ州ミネアポリスのコライ) (coHght
)社によって製造されている如き市販の回路基板露光
装置によって得られる。
で好適なものは紫外線の範囲にあるものである。これは
、ミネソタ州ミネアポリスのコライ) (coHght
)社によって製造されている如き市販の回路基板露光
装置によって得られる。
次に、第5ないし第6図を参照する。バイア(7)。
(8)は、バイアに対応する絶縁材料部分(5) 、
(6)を除去することによ多形成する。図では、未露光
の非重合絶縁材料を除去した形で示す。この除去処理は
、通常溶剤の接触又はプラズマのエツチングによって行
う。「溶剤」とは、不要の絶縁材料を除去するために、
その部分を部分的又は完全に溶解することのできる任意
の液体を意味する。グイナケム・ラミナーRMに対する
適切な溶剤は、炭酸カリウムの1チ溶液である。
(6)を除去することによ多形成する。図では、未露光
の非重合絶縁材料を除去した形で示す。この除去処理は
、通常溶剤の接触又はプラズマのエツチングによって行
う。「溶剤」とは、不要の絶縁材料を除去するために、
その部分を部分的又は完全に溶解することのできる任意
の液体を意味する。グイナケム・ラミナーRMに対する
適切な溶剤は、炭酸カリウムの1チ溶液である。
ポジ型の光像形成可能・光重合可能の絶縁材料を用いる
場合には、この絶縁材料の層を形成後、バイア以外をマ
スクして露光し、バイア部分で光分解反応を生じさせる
。こうして、バイア部分に除去可能なモノマーを形成す
る。バイアに対応するモノマ一部分を除去すると、バイ
アが完成する。
場合には、この絶縁材料の層を形成後、バイア以外をマ
スクして露光し、バイア部分で光分解反応を生じさせる
。こうして、バイア部分に除去可能なモノマーを形成す
る。バイアに対応するモノマ一部分を除去すると、バイ
アが完成する。
絶縁層(4)の形成後、硬化を完全圧するために熱硬化
を行ってもよい。熱硬化により、絶縁層(4)の安定性
を向上させ、基板(1)及び第1の導電ポリマー厚膜(
2)の双方への接着を良好にすることができる。硬化処
理温度及び時間は、使用される特定の絶縁材料によって
大きく変わる。硬化処理には、赤外線炉又は対流炉を使
用できる。対流炉によりダイナケム・ラミナーRMを硬
化処理する場合の適切な温度及び時間は、140〜16
0C及び35〜45分である。
を行ってもよい。熱硬化により、絶縁層(4)の安定性
を向上させ、基板(1)及び第1の導電ポリマー厚膜(
2)の双方への接着を良好にすることができる。硬化処
理温度及び時間は、使用される特定の絶縁材料によって
大きく変わる。硬化処理には、赤外線炉又は対流炉を使
用できる。対流炉によりダイナケム・ラミナーRMを硬
化処理する場合の適切な温度及び時間は、140〜16
0C及び35〜45分である。
光像処理により極めて鮮明なパターン形成が行えるため
、大きさが均一で境界の鮮明な微小のバイアを形成する
ことができる。例えば、1〜5ミル(0,0254〜0
.127jlil)の直径を有するバイアを常に±0.
1ミル(0,00254m )の誤差内で形成しうる。
、大きさが均一で境界の鮮明な微小のバイアを形成する
ことができる。例えば、1〜5ミル(0,0254〜0
.127jlil)の直径を有するバイアを常に±0.
1ミル(0,00254m )の誤差内で形成しうる。
この利点は、導電/、eターンの細線及び間隔・ぞラメ
−夕と関連して、従来の製造法で得られるよシ遥かに高
密度の多層プリント回路基板の製造を可能にする。
−夕と関連して、従来の製造法で得られるよシ遥かに高
密度の多層プリント回路基板の製造を可能にする。
本発明による最も簡単な形の多層回路基板(絶縁層によ
り分離され、絶縁層を貫通して相互接続された2つの回
路層を有するもの)の最終工程は、第1図に示すとおり
、絶縁層上にもう1つの回路パターンを形成すると同時
に絶縁層を貫通して回路間の導通接続部を形成すること
であ−る。この工程は、上述した任意の方法で、他の導
電ポリマー厚膜αO)を同じ厚さ範囲で所定のノソター
ン状に付加することによって行う。この工程では、もう
1つの回路パターンを形成するのみならず、バイア(7
)。
り分離され、絶縁層を貫通して相互接続された2つの回
路層を有するもの)の最終工程は、第1図に示すとおり
、絶縁層上にもう1つの回路パターンを形成すると同時
に絶縁層を貫通して回路間の導通接続部を形成すること
であ−る。この工程は、上述した任意の方法で、他の導
電ポリマー厚膜αO)を同じ厚さ範囲で所定のノソター
ン状に付加することによって行う。この工程では、もう
1つの回路パターンを形成するのみならず、バイア(7
)。
(8)を(10a)として示す如く導電材料で覆うこと
にヨシ、導電層(2+ 、 (+(11間の相互接続部
(13、(141を形成することに留意されたい。
にヨシ、導電層(2+ 、 (+(11間の相互接続部
(13、(141を形成することに留意されたい。
第7図は、最外部の導電・ぞターン(IQに被着するを
可とするソルダーマスクすなわちカバーコートaりの付
加工程を示す。
可とするソルダーマスクすなわちカバーコートaりの付
加工程を示す。
半田付けを良好にするため、最外部導電層及びそれに関
連した相互接続部は、周知の無電メッキ技術によりニッ
ケル・メッキするとよい。このメッキ厚は約100マイ
クロインチ(25,4X IQ−4tm lであり、そ
のメッキ方法は、1983年5月発行のエレクトソー1
=クス(Electri *onics ) 29巻2
0〜22頁のメートランド氏による論文「アドバンテー
ジズψオブ・エレクトロレス・ニッケル書ブレーティン
グ参オプーハイツリツド・サーキツツ(Advanta
ges of ElectroJess N1ckel
Plating ofHybrid C1rcuit
s ) Jに教示されている。このメッキ処理は、上述
とは異なシ、導電性を向上させるためにソルダーマスク
の付加前に行ってもよい。
連した相互接続部は、周知の無電メッキ技術によりニッ
ケル・メッキするとよい。このメッキ厚は約100マイ
クロインチ(25,4X IQ−4tm lであり、そ
のメッキ方法は、1983年5月発行のエレクトソー1
=クス(Electri *onics ) 29巻2
0〜22頁のメートランド氏による論文「アドバンテー
ジズψオブ・エレクトロレス・ニッケル書ブレーティン
グ参オプーハイツリツド・サーキツツ(Advanta
ges of ElectroJess N1ckel
Plating ofHybrid C1rcuit
s ) Jに教示されている。このメッキ処理は、上述
とは異なシ、導電性を向上させるためにソルダーマスク
の付加前に行ってもよい。
第8図は、最外部導体・ぞターン上に無電ニッケル層t
1fAを設けた例を示す。
1fAを設けた例を示す。
上述の全工程を同じ順序で繰返して、基板上の片面につ
き上述の最も簡単な形の多層回路を実際的な最大値であ
る3ないし5回重ね合わせてもよい。基板の片面だけで
なく両面に本発明方法を適用して、両面に多層回路を形
成してもよい。第9図は、そのような工程による多層回
路基板の一例を示す断面図である。
き上述の最も簡単な形の多層回路を実際的な最大値であ
る3ないし5回重ね合わせてもよい。基板の片面だけで
なく両面に本発明方法を適用して、両面に多層回路を形
成してもよい。第9図は、そのような工程による多層回
路基板の一例を示す断面図である。
なお、上述における用語及び表現は単に説明のために用
いたものであシ、何ら本発明の範囲を制限するものでは
なく、それらの均等物を排除するものでもない。
いたものであシ、何ら本発明の範囲を制限するものでは
なく、それらの均等物を排除するものでもない。
本発明によれば、導電、Rターン間の相互接続用バイア
を有する絶縁層を形成するために、光によシ重合してI
リマーとなる、又は光によシ分解してモノマーとなる絶
縁材料を用い、バイア・ぞターンに対応してこの絶縁材
料の層を露光し、バイアに対応した位置のモノマ一部分
を除去するようにしたので、簡単且つ迅速に輪郭のはつ
きシした微小のバイアを一定の大きさで形成することが
できる。これは高密度の多層プリント回路基板の製造に
極めて有利である。
を有する絶縁層を形成するために、光によシ重合してI
リマーとなる、又は光によシ分解してモノマーとなる絶
縁材料を用い、バイア・ぞターンに対応してこの絶縁材
料の層を露光し、バイアに対応した位置のモノマ一部分
を除去するようにしたので、簡単且つ迅速に輪郭のはつ
きシした微小のバイアを一定の大きさで形成することが
できる。これは高密度の多層プリント回路基板の製造に
極めて有利である。
第1図は、本発明による基本的多層プリント回路基板の
最終工程を示す断面図、第2図は、はぼ平板状の非導電
性基板の断面図、第3図は第2図の基板の一面にieタ
ーン状に導電性ポリマー厚膜を付加する工程を示す断面
図、第4図は第3図のポリマー厚膜を覆う絶縁層を被着
する工程を示す断面図、第5図は絶縁層の露光工程を示
す断面図、第6図は絶縁層にバイアを形成する工程を示
す断面図、第7図は最外部導電層にソルダーマスクを被
着した例を示す断面図、第8図は最外部導電層にニッケ
ル無電メッキを施した例を示す断面図、第9図は基板の
両面に多層回路を形成した多層プリント回路基板の例を
示す断面図である。 (1)・・・非導電性基板、(2)・・・第1の導電パ
ターン(導電性ポリマー厚膜) 、(31・・・光像形
成可能・光重合可能な絶縁層、(5! 、 (61・・
・絶縁層のバイアに対応する部分、(71、(81・・
・バイア、00)#・・第2の導電パターン、(121
、(141・・・メ、fl互接続部。
最終工程を示す断面図、第2図は、はぼ平板状の非導電
性基板の断面図、第3図は第2図の基板の一面にieタ
ーン状に導電性ポリマー厚膜を付加する工程を示す断面
図、第4図は第3図のポリマー厚膜を覆う絶縁層を被着
する工程を示す断面図、第5図は絶縁層の露光工程を示
す断面図、第6図は絶縁層にバイアを形成する工程を示
す断面図、第7図は最外部導電層にソルダーマスクを被
着した例を示す断面図、第8図は最外部導電層にニッケ
ル無電メッキを施した例を示す断面図、第9図は基板の
両面に多層回路を形成した多層プリント回路基板の例を
示す断面図である。 (1)・・・非導電性基板、(2)・・・第1の導電パ
ターン(導電性ポリマー厚膜) 、(31・・・光像形
成可能・光重合可能な絶縁層、(5! 、 (61・・
・絶縁層のバイアに対応する部分、(71、(81・・
・バイア、00)#・・第2の導電パターン、(121
、(141・・・メ、fl互接続部。
Claims (1)
- 【特許請求の範囲】 (a)非導電性基板上に導電性ポリマー厚膜を所定パタ
ーン状に付加して第1の導電パターンを形成する工程と
、 (b)上記第1の導電パターン上に光像形成可能・光重
合可能な絶縁層を形成する工程と、 (c)上記絶縁層をバイアに対応するパターン状に露光
する工程と、 (d)上記絶縁層の上記バイアに対応する部分を除去す
る工程と、 (e)上記絶縁層上に導電性ポリマー厚膜を所定パター
ン状に付加すると同時に上記バイアの内面にも被着して
、上記絶縁層上に第2導電パターンを形成すると同時に
上記第1及び第2導電パターン間を相互接続する工程 の各工程を有する多層回路基板の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US626560 | 1984-06-29 | ||
US06/626,560 US4566186A (en) | 1984-06-29 | 1984-06-29 | Multilayer interconnect circuitry using photoimageable dielectric |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6129195A true JPS6129195A (ja) | 1986-02-10 |
Family
ID=24510915
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14145385A Pending JPS6129195A (ja) | 1984-06-29 | 1985-06-27 | 多層回路基板の製造方法 |
Country Status (3)
Country | Link |
---|---|
US (1) | US4566186A (ja) |
EP (1) | EP0167344A3 (ja) |
JP (1) | JPS6129195A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54120529A (en) * | 1978-03-10 | 1979-09-19 | Canon Inc | Television camera |
WO1994001377A1 (en) * | 1992-07-07 | 1994-01-20 | Toray Industries, Inc. | Ceramic green sheet |
JP2002525390A (ja) * | 1998-09-12 | 2002-08-13 | バイエル アクチェンゲゼルシャフト | ポリアルキレンジオキシチオフェンから製造する印刷導体 |
JPWO2016189577A1 (ja) * | 2015-05-22 | 2018-03-15 | 富士機械製造株式会社 | 配線形成方法 |
Families Citing this family (55)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0616506B2 (ja) * | 1984-12-26 | 1994-03-02 | 株式会社半導体エネルギー研究所 | 積層体の側周辺に選択的に被膜を形成する方法 |
US4789760A (en) * | 1985-04-30 | 1988-12-06 | Advanced Micro Devices, Inc. | Via in a planarized dielectric and process for producing same |
US4915983A (en) * | 1985-06-10 | 1990-04-10 | The Foxboro Company | Multilayer circuit board fabrication process |
US4642160A (en) * | 1985-08-12 | 1987-02-10 | Interconnect Technology Inc. | Multilayer circuit board manufacturing |
JPS6292495A (ja) * | 1985-09-13 | 1987-04-27 | アドバンスト インターコネクション テクノロジー インコーポレイテッド | 電子部品を相互接続するための基板の製造法およびそれによつて製造される物品 |
JPH0716094B2 (ja) * | 1986-03-31 | 1995-02-22 | 日立化成工業株式会社 | 配線板の製造法 |
JPS6318697A (ja) * | 1986-07-11 | 1988-01-26 | 日本電気株式会社 | 多層配線基板 |
US4935584A (en) * | 1988-05-24 | 1990-06-19 | Tektronix, Inc. | Method of fabricating a printed circuit board and the PCB produced |
US4915795A (en) * | 1989-02-23 | 1990-04-10 | Rockwell International Corporation | Plated-through hole plugs for eliminating solder seepage |
US6331356B1 (en) * | 1989-05-26 | 2001-12-18 | International Business Machines Corporation | Patterns of electrically conducting polymers and their application as electrodes or electrical contacts |
US5072075A (en) * | 1989-06-28 | 1991-12-10 | Digital Equipment Corporation | Double-sided hybrid high density circuit board and method of making same |
US5108785A (en) * | 1989-09-15 | 1992-04-28 | Microlithics Corporation | Via formation method for multilayer interconnect board |
JPH045844A (ja) * | 1990-04-23 | 1992-01-09 | Nippon Mektron Ltd | Ic搭載用多層回路基板及びその製造法 |
US5046239A (en) * | 1990-07-10 | 1991-09-10 | The United States Of America As Represented By The Secretary Of The Army | Method of making a flexible membrane circuit tester |
US5062203A (en) * | 1990-07-10 | 1991-11-05 | The United States Of America As Represented By The Secretary Of The Army | Method of making a flexible membrane circuit tester |
US5062204A (en) * | 1990-07-10 | 1991-11-05 | The United States Of America As Represented By The Secretary Of The Army | Method of making a flexible membrane circuit tester |
US5072520A (en) * | 1990-10-23 | 1991-12-17 | Rogers Corporation | Method of manufacturing an interconnect device having coplanar contact bumps |
US5329695A (en) * | 1992-09-01 | 1994-07-19 | Rogers Corporation | Method of manufacturing a multilayer circuit board |
FR2701189B1 (fr) * | 1993-02-02 | 1995-04-21 | Dassault Electronique | Procédé de fabrication d'un circuit hybride multicouche haute densité et circuit obtenu. |
US5485038A (en) * | 1993-07-15 | 1996-01-16 | Hughes Aircraft Company | Microelectronic circuit substrate structure including photoimageable epoxy dielectric layers |
US5726482A (en) * | 1994-02-08 | 1998-03-10 | Prolinx Labs Corporation | Device-under-test card for a burn-in board |
US5808351A (en) * | 1994-02-08 | 1998-09-15 | Prolinx Labs Corporation | Programmable/reprogramable structure using fuses and antifuses |
US5834824A (en) * | 1994-02-08 | 1998-11-10 | Prolinx Labs Corporation | Use of conductive particles in a nonconductive body as an integrated circuit antifuse |
US5721007A (en) * | 1994-09-08 | 1998-02-24 | The Whitaker Corporation | Process for low density additive flexible circuits and harnesses |
JP3241251B2 (ja) | 1994-12-16 | 2001-12-25 | キヤノン株式会社 | 電子放出素子の製造方法及び電子源基板の製造方法 |
US5962815A (en) * | 1995-01-18 | 1999-10-05 | Prolinx Labs Corporation | Antifuse interconnect between two conducting layers of a printed circuit board |
US5906042A (en) * | 1995-10-04 | 1999-05-25 | Prolinx Labs Corporation | Method and structure to interconnect traces of two conductive layers in a printed circuit board |
US5767575A (en) * | 1995-10-17 | 1998-06-16 | Prolinx Labs Corporation | Ball grid array structure and method for packaging an integrated circuit chip |
US5872338A (en) * | 1996-04-10 | 1999-02-16 | Prolinx Labs Corporation | Multilayer board having insulating isolation rings |
GB9610689D0 (en) * | 1996-05-22 | 1996-07-31 | Int Computers Ltd | Flip chip attachment |
AU5238898A (en) * | 1996-11-08 | 1998-05-29 | W.L. Gore & Associates, Inc. | Method for reducing via inductance in an electronic assembly and device |
JP3352385B2 (ja) | 1997-03-21 | 2002-12-03 | キヤノン株式会社 | 電子源基板およびそれを用いた電子装置の製造方法 |
US6005198A (en) * | 1997-10-07 | 1999-12-21 | Dimensional Circuits Corporation | Wiring board constructions and methods of making same |
JP3080047B2 (ja) * | 1997-11-07 | 2000-08-21 | 日本電気株式会社 | バンプ構造体及びバンプ構造体形成方法 |
US5992012A (en) * | 1997-11-17 | 1999-11-30 | Lsi Logic Corporation | Method for making electrical interconnections between layers of an IC package |
US6034427A (en) * | 1998-01-28 | 2000-03-07 | Prolinx Labs Corporation | Ball grid array structure and method for packaging an integrated circuit chip |
US6013417A (en) * | 1998-04-02 | 2000-01-11 | International Business Machines Corporation | Process for fabricating circuitry on substrates having plated through-holes |
US6090474A (en) * | 1998-09-01 | 2000-07-18 | International Business Machines Corporation | Flowable compositions and use in filling vias and plated through-holes |
US6195264B1 (en) | 1998-11-18 | 2001-02-27 | International Business Machines Corporation | Laminate substrate having joining layer of photoimageable material |
US6175087B1 (en) | 1998-12-02 | 2001-01-16 | International Business Machines Corporation | Composite laminate circuit structure and method of forming the same |
US6021050A (en) * | 1998-12-02 | 2000-02-01 | Bourns, Inc. | Printed circuit boards with integrated passive components and method for making same |
US6542379B1 (en) | 1999-07-15 | 2003-04-01 | International Business Machines Corporation | Circuitry with integrated passive components and method for producing |
FR2797140B1 (fr) * | 1999-07-30 | 2001-11-02 | Thomson Csf Sextant | Procede de fabrication de connexions traversantes dans un substrat et substrat equipe de telles connexions |
US6521844B1 (en) * | 1999-10-29 | 2003-02-18 | International Business Machines Corporation | Through hole in a photoimageable dielectric structure with wired and uncured dielectric |
US6935023B2 (en) * | 2000-03-08 | 2005-08-30 | Hewlett-Packard Development Company, L.P. | Method of forming electrical connection for fluid ejection device |
JP2002094195A (ja) * | 2000-09-12 | 2002-03-29 | Sony Corp | 信号配線基板及び信号配線基板の製造方法 |
WO2006124400A2 (en) | 2005-05-13 | 2006-11-23 | University Of Pittsburgh - Of The Commonwealth System Of Higher Education | Method of making an electronic device using an electrically conductive polymer, and associated products |
WO2006133380A2 (en) * | 2005-06-07 | 2006-12-14 | University Of Pittsburgh - Of The Commonwealth System Of Higher Education | Manufacturing of electronic devices using conductive polymer |
US20080318054A1 (en) * | 2007-06-21 | 2008-12-25 | General Electric Company | Low-temperature recoverable electronic component |
US20080318055A1 (en) * | 2007-06-21 | 2008-12-25 | General Electric Company | Recoverable electronic component |
US8259454B2 (en) * | 2008-04-14 | 2012-09-04 | General Electric Company | Interconnect structure including hybrid frame panel |
TW201110839A (en) * | 2009-09-04 | 2011-03-16 | Advanced Semiconductor Eng | Substrate structure and method for manufacturing the same |
TWI393508B (zh) * | 2009-12-17 | 2013-04-11 | Unimicron Technology Corp | 線路板及其製程 |
US10453787B2 (en) * | 2015-05-21 | 2019-10-22 | The Charles Stark Draper Laboratory, Inc. | Method and apparatus for forming multi-layered vias in sequentially fabricated circuits |
CN111199888A (zh) * | 2018-11-20 | 2020-05-26 | 奥特斯奥地利科技与系统技术有限公司 | 包括pid的部件承载件以及制造部件承载件的方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3436819A (en) * | 1965-09-22 | 1969-04-08 | Litton Systems Inc | Multilayer laminate |
GB1353671A (en) * | 1971-06-10 | 1974-05-22 | Int Computers Ltd | Methods of forming circuit interconnections |
US3922479A (en) * | 1971-09-15 | 1975-11-25 | Bunker Ramo | Coaxial circuit construction and method of making |
US3968056A (en) * | 1974-09-27 | 1976-07-06 | General Electric Company | Radiation curable inks |
US3934335A (en) * | 1974-10-16 | 1976-01-27 | Texas Instruments Incorporated | Multilayer printed circuit board |
JPS5210568A (en) * | 1974-12-28 | 1977-01-26 | Hideo Machida | Method of manufacturing multilayered printed wiring substrate |
DE2963050D1 (en) * | 1978-02-17 | 1982-07-29 | Du Pont | Use of photosensitive stratum to create through-hole connections in circuit boards |
US4283243A (en) * | 1978-10-24 | 1981-08-11 | E. I. Du Pont De Nemours And Company | Use of photosensitive stratum to create through-hole connections in circuit boards |
US4305204A (en) * | 1980-01-16 | 1981-12-15 | Litronix, Inc. | Method for making display device |
GB2078448B (en) * | 1980-06-19 | 1984-03-14 | Standard Telephones Cables Ltd | Electrical printed circuits |
WO1983002172A1 (en) * | 1981-12-11 | 1983-06-23 | Western Electric Co | Circuit board fabrication leading to increased capacity |
US4469777A (en) * | 1983-12-01 | 1984-09-04 | E. I. Du Pont De Nemours And Company | Single exposure process for preparing printed circuits |
-
1984
- 1984-06-29 US US06/626,560 patent/US4566186A/en not_active Expired - Lifetime
-
1985
- 1985-06-25 EP EP85304533A patent/EP0167344A3/en not_active Withdrawn
- 1985-06-27 JP JP14145385A patent/JPS6129195A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS54120529A (en) * | 1978-03-10 | 1979-09-19 | Canon Inc | Television camera |
JPS6240918B2 (ja) * | 1978-03-10 | 1987-08-31 | Canon Kk | |
WO1994001377A1 (en) * | 1992-07-07 | 1994-01-20 | Toray Industries, Inc. | Ceramic green sheet |
JP2002525390A (ja) * | 1998-09-12 | 2002-08-13 | バイエル アクチェンゲゼルシャフト | ポリアルキレンジオキシチオフェンから製造する印刷導体 |
JP2011068909A (ja) * | 1998-09-12 | 2011-04-07 | Hc Starck Clevios Gmbh | 印刷導体 |
JPWO2016189577A1 (ja) * | 2015-05-22 | 2018-03-15 | 富士機械製造株式会社 | 配線形成方法 |
Also Published As
Publication number | Publication date |
---|---|
EP0167344A2 (en) | 1986-01-08 |
EP0167344A3 (en) | 1987-04-29 |
US4566186A (en) | 1986-01-28 |
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