JPS61248477A - Ｍｉｓ型半導体素子の製造方法 - Google Patents
Ｍｉｓ型半導体素子の製造方法Info
- Publication number
- JPS61248477A JPS61248477A JP8930685A JP8930685A JPS61248477A JP S61248477 A JPS61248477 A JP S61248477A JP 8930685 A JP8930685 A JP 8930685A JP 8930685 A JP8930685 A JP 8930685A JP S61248477 A JPS61248477 A JP S61248477A
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- gate electrode
- source
- melting point
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明ｄＭＩ８ｆｉ半導体素子の製造方法に関し、特Ｋ
Ａ／のような低融点金属をゲート電極材料として用いる
ＭＩ Ｓ１１半導体素子の製造方法に関するものである
。
Ａ／のような低融点金属をゲート電極材料として用いる
ＭＩ Ｓ１１半導体素子の製造方法に関するものである
。
従来のＭＩＳ型半導体素子は例えば、第２図及び第３図
に示す構造となっている。以下第２図及び第３図を用い
てその製造方法を説明する。
に示す構造となっている。以下第２図及び第３図を用い
てその製造方法を説明する。
第２図は、Ａ／ゲート電極を有するＭＯ８ｆｉ電界効果
トランジスタ（以後ＭＯ８Ｆ ＥＴと記す）の断面図で
ある。
トランジスタ（以後ＭＯ８Ｆ ＥＴと記す）の断面図で
ある。
第２図において、Ｐ型半導体基板工に芋；ｎ塁不純物を
選択的に導入しソース・ドレイン領域２を形成し、さら
にフィールド酸化ｇＩ３を形成する。
選択的に導入しソース・ドレイン領域２を形成し、さら
にフィールド酸化ｇＩ３を形成する。
次にゲート領域く形成された熱酸化膜を７オ） ＩＪソ
ゲラフイー技術及びエツチング技術によシ除去し、ゲー
ト酸化膜５を形成する。その後、ソース・ドレイン領域
２にコンタクトホールを形成後、アルミニウム（人／）
＠を全面に蒸着しフ中トリソグラフィー技術によｐ、Ａ
Ｉ配線４及び人ｌゲート電極６を形成する。このように
してＡ／ゲート電極型ＭＯＳ ＦＥ Ｔを製造する。
ゲラフイー技術及びエツチング技術によシ除去し、ゲー
ト酸化膜５を形成する。その後、ソース・ドレイン領域
２にコンタクトホールを形成後、アルミニウム（人／）
＠を全面に蒸着しフ中トリソグラフィー技術によｐ、Ａ
Ｉ配線４及び人ｌゲート電極６を形成する。このように
してＡ／ゲート電極型ＭＯＳ ＦＥ Ｔを製造する。
前述の方法によシ製造されたＭＯＳＦＥＴは、Ａｅゲー
ト電極６とドレイン領域のオーバーラツプが非常に大き
く、ゲート−ドレイン間容量が非常に大きくなり、動作
スピードが遅くなるという欠点がある。また、シ覆−ト
チャネル効果を起こさない実効ゲート長を得るためには
、例えば、後述するＳｉゲート型ＭＯ８ＦＥＴと比べ素
子サイズを大きくしなければならない。このような原因
は、ソースパドレイン領域２とゲート領域をフォトリソ
グラフィー技術によフ整合せねばならず、アライメント
マージンを要するからである。このように従来の製造方
法によるＡ／ゲート電極型ＭＯ８ＦＥＴでは、得られる
特性に限界があシ、現在は、主に８１ゲ一ト電極型ＭＯ
８ＦＥＴが用いられている。
ト電極６とドレイン領域のオーバーラツプが非常に大き
く、ゲート−ドレイン間容量が非常に大きくなり、動作
スピードが遅くなるという欠点がある。また、シ覆−ト
チャネル効果を起こさない実効ゲート長を得るためには
、例えば、後述するＳｉゲート型ＭＯ８ＦＥＴと比べ素
子サイズを大きくしなければならない。このような原因
は、ソースパドレイン領域２とゲート領域をフォトリソ
グラフィー技術によフ整合せねばならず、アライメント
マージンを要するからである。このように従来の製造方
法によるＡ／ゲート電極型ＭＯ８ＦＥＴでは、得られる
特性に限界があシ、現在は、主に８１ゲ一ト電極型ＭＯ
８ＦＥＴが用いられている。
第３図は８ｉゲ一ト電極型ＭＯ８ＦＥＴの断面図である
。
。
第３図において、まずＰ型半導体基板１上にＬＯＣＯ８
法によフッイールド酸化膜３及びチャネルストッパ領域
７を形成する。次にゲート酸化膜５を形成したのち、半
導体基板１全面にポリシリコン層を成長しこのポリシリ
コン層中に不純物導入後、フォトリングラフイー技術に
よフ、ポリシリコンからなるゲート電極９を形成する。
法によフッイールド酸化膜３及びチャネルストッパ領域
７を形成する。次にゲート酸化膜５を形成したのち、半
導体基板１全面にポリシリコン層を成長しこのポリシリ
コン層中に不純物導入後、フォトリングラフイー技術に
よフ、ポリシリコンからなるゲート電極９を形成する。
その後、ｎ型不純物をポリシリコンゲート電極９をマス
クとしてセルファライン的に導入し、ソース・ドレイン
領域２を形成する。そして、眉間絶縁膜８を形成後、コ
ンタクトホールをフォトリングラフィ技術によ）設けた
のち、最後にＡ／配線４を形成する。
クとしてセルファライン的に導入し、ソース・ドレイン
領域２を形成する。そして、眉間絶縁膜８を形成後、コ
ンタクトホールをフォトリングラフィ技術によ）設けた
のち、最後にＡ／配線４を形成する。
このような方法によってＭＯＳ Ｆ Ｅ Ｔを製造する
ことによシ、前述ＯＡ／ゲート電極型ＭＯ８ＦＥＴで問
題となったゲート−ドレイン間容量あるいはゲート長の
パターンサイズについては、ポリシリコンゲート電極９
に対しセル７アラインでソース・ドレイン領域２を形成
することにより大ｌ！に改善される。
ことによシ、前述ＯＡ／ゲート電極型ＭＯ８ＦＥＴで問
題となったゲート−ドレイン間容量あるいはゲート長の
パターンサイズについては、ポリシリコンゲート電極９
に対しセル７アラインでソース・ドレイン領域２を形成
することにより大ｌ！に改善される。
しかしながら、リソグラフィー技術の進歩とともにデバ
イス構造も非常に微細になるにつれ、前述のＳｉゲート
電極型ＭＯ８ＦＥＴにおいても問題が生じてきた。すな
わち、ゲート電極あるいは配線として用いたポリシリコ
ンは、金属に比べると抵抗値は非常に大きい丸め、黴細
なパターンでかつ配線長が大きくなるほど、ＭＯＳＦＥ
Ｔの遅延時間が大きくなってくる。この対策として、ゲ
ート電極をモリブデン、タングステンなどの高融点金属
あるいはそのシリサイド等にすることによシゲート電極
の低抵抗化が図られている。しかしながら、これらの高
融点金属を用いる方法は、現状のＳｉウェーハの製造ラ
インに適用するには工程が複雑で、長時間を要する欠点
がある。
イス構造も非常に微細になるにつれ、前述のＳｉゲート
電極型ＭＯ８ＦＥＴにおいても問題が生じてきた。すな
わち、ゲート電極あるいは配線として用いたポリシリコ
ンは、金属に比べると抵抗値は非常に大きい丸め、黴細
なパターンでかつ配線長が大きくなるほど、ＭＯＳＦＥ
Ｔの遅延時間が大きくなってくる。この対策として、ゲ
ート電極をモリブデン、タングステンなどの高融点金属
あるいはそのシリサイド等にすることによシゲート電極
の低抵抗化が図られている。しかしながら、これらの高
融点金属を用いる方法は、現状のＳｉウェーハの製造ラ
インに適用するには工程が複雑で、長時間を要する欠点
がある。
本発明の目的は、上記欠点を除去し、途中工程にのみ高
融点金属を用いることによシ特性の改善されたＡ／ゲー
ト電極を有するＭＩＳ型半導体素子の製造方法を提供す
ることにある。
融点金属を用いることによシ特性の改善されたＡ／ゲー
ト電極を有するＭＩＳ型半導体素子の製造方法を提供す
ることにある。
本発明のＭＩＳ型半導体素子の製造方法は一導電型半導
体の主表面に第一の絶縁膜と高融点金属層を順次形成し
、第一の領域上の前記高融点金属層を選択的に除去した
のち第一の領域にのみ反対導電盤不純物を導入する工程
と、前記半導体の表面全域に第二の絶縁膜を形成し前記
高融点金属層の存在する第二の領域上の前記第二〇絶縁
膜と高融点金属層を除去する工程と、前記第一の領域上
の第二の絶縁膜と第一の絶縁膜にコンタクトホールを形
成する工程と、前記半導体表面の全域に金属層を形成し
たのちゲート電極及び配線を形成する工程とを含んで構
成される。
体の主表面に第一の絶縁膜と高融点金属層を順次形成し
、第一の領域上の前記高融点金属層を選択的に除去した
のち第一の領域にのみ反対導電盤不純物を導入する工程
と、前記半導体の表面全域に第二の絶縁膜を形成し前記
高融点金属層の存在する第二の領域上の前記第二〇絶縁
膜と高融点金属層を除去する工程と、前記第一の領域上
の第二の絶縁膜と第一の絶縁膜にコンタクトホールを形
成する工程と、前記半導体表面の全域に金属層を形成し
たのちゲート電極及び配線を形成する工程とを含んで構
成される。
次に本発明の一実施例を図面によシ詳細に説明する。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明するた
めの製造工程の断面図である。
めの製造工程の断面図である。
まず第１図（ａ）に示すように、Ｐ型半導体基板１の表
面に、例えば熱酸化法により第一の８１０２Ｍ １０１
” ｓ ＷＧイ”Ｃ減圧ＣＶ Ｄ 法Ｔ ８ ｉ ｓ
Ｎ４＠１１を順次形成し、フナトリノブ−）フィー技術
によ〕フォトレジスト膜を選択的に残し、将来フィール
ドとなる領域上の８ ｉ ３Ｎ４ 膜１１を除去する。
面に、例えば熱酸化法により第一の８１０２Ｍ １０１
” ｓ ＷＧイ”Ｃ減圧ＣＶ Ｄ 法Ｔ ８ ｉ ｓ
Ｎ４＠１１を順次形成し、フナトリノブ−）フィー技術
によ〕フォトレジスト膜を選択的に残し、将来フィール
ドとなる領域上の８ ｉ ３Ｎ４ 膜１１を除去する。
その後、チャネルストッパとしてＰ型不純物層をイオン
注入技術を用いて半導体基板１表面に導入した後、レジ
スト膜を除去する。
注入技術を用いて半導体基板１表面に導入した後、レジ
スト膜を除去する。
次に第１図（ｂ）に示すよう１８ｉ３Ｎ４膜１１をマス
クとし熱酸化法を用いてフィールド酸化膜３、チャネル
ストッパ領域７を形成する。続いて能動領域上の８ｉ、
Ｎ４膜１１をホットリン酸によ〕除去する。
クとし熱酸化法を用いてフィールド酸化膜３、チャネル
ストッパ領域７を形成する。続いて能動領域上の８ｉ、
Ｎ４膜１１をホットリン酸によ〕除去する。
次に、第１図（ｅ）に示すようにスパッタ法によシ高融
点金属層としてモリブデン層を形成し、フナトリソゲラ
フイー技術とドライエツチング技術を用いて将来ゲート
となる領域にのみ、選択的にモリブデン層１２を残す。
点金属層としてモリブデン層を形成し、フナトリソゲラ
フイー技術とドライエツチング技術を用いて将来ゲート
となる領域にのみ、選択的にモリブデン層１２を残す。
続いてイオン注入技術によ、９ｎ型不純物をモリブデン
層１２をマスクとしてＰ型半導体基板１表面に導入し、
非酸化性雰囲気中で活性化することＫより、ソース・ド
レイン領域２を形成する。
層１２をマスクとしてＰ型半導体基板１表面に導入し、
非酸化性雰囲気中で活性化することＫより、ソース・ド
レイン領域２を形成する。
次に′１ｆＪ１図（ｄ）に示すように第二の８１０２１
１！１３を例えば電子サイクロトロン共鳴形グツズｉ堆
積法で形成する。この方法で堆積を行なった第二の５ｉ
０２膜１３は、膜質は良好でかつ方向性をもたに比べ約
１／３程度あシ、エツチングレートは非常に早いことが
知られている。
１！１３を例えば電子サイクロトロン共鳴形グツズｉ堆
積法で形成する。この方法で堆積を行なった第二の５ｉ
０２膜１３は、膜質は良好でかつ方向性をもたに比べ約
１／３程度あシ、エツチングレートは非常に早いことが
知られている。
次に第１図（ｅ）に示すように、例えばＨＦ溶液にて、
等方的なエツチングをわずかに行なうことによシ側壁の
第二の８ｉ０２ 膵１３を取シ除く。
等方的なエツチングをわずかに行なうことによシ側壁の
第二の８ｉ０２ 膵１３を取シ除く。
次に第１図（ｆ）に示すようにモリブデン層１２を、例
えばＨ２Ｏ２−Ｈ，８０，溶液で除去することによシ、
そリプデン゛層ＪＬ上の第二の５ｉ０４膜１３を同時に
取シ除く。さらに、ソース及びドレイ／領域ｚ上の第−
及び第二の５ｉＯｔｌｌｌＯ，１３に７オトリソグラフ
イー技術及びドライエツチング技術によシ、コンタクト
ホール１４を開口する。
えばＨ２Ｏ２−Ｈ，８０，溶液で除去することによシ、
そリプデン゛層ＪＬ上の第二の５ｉ０４膜１３を同時に
取シ除く。さらに、ソース及びドレイ／領域ｚ上の第−
及び第二の５ｉＯｔｌｌｌＯ，１３に７オトリソグラフ
イー技術及びドライエツチング技術によシ、コンタクト
ホール１４を開口する。
最後に第１図（ｇ）に示すようにＡ／−８１（８１１〜
３％程度）合金を例えばスパッタ法によシ形成し、フォ
トリソグラフィー技術及びドライエツチング技術によ＋
５、ＡＩ！ゲート電極１５及びソース・ドレイン配線１
６を形成することによシ、人ｌゲート電極型ＭＯ８ＦＥ
Ｔが完成する。
３％程度）合金を例えばスパッタ法によシ形成し、フォ
トリソグラフィー技術及びドライエツチング技術によ＋
５、ＡＩ！ゲート電極１５及びソース・ドレイン配線１
６を形成することによシ、人ｌゲート電極型ＭＯ８ＦＥ
Ｔが完成する。
上記実施例によシ得られたＡ／ゲート電極型ＭＯ８ＦＥ
Ｔによれば、Ａ／ゲート電極１５１Ｃ対しセル７アライ
ンでソース・ドレイン領域２が形成されたことになり、
ゲート−ドレイン間容量を、最小におさえることができ
る。それにともない素子寸法も従来のＳｉゲート電極１
Ｍ０８ＦＥＴと同等にすることが可能となる。さらには
、８４ゲ一ト電極型ＭＯ８ＦＥＴに比らべζゲート電極
の抵抗値を非常に小さくすることができる。また、Ａ／
という金属は、古くよ＃）Ｓｉウェーハプロセスに使わ
れておシ、適合性にもすぐれコストパフォーマンスも非
常に良いものが実現できる。
Ｔによれば、Ａ／ゲート電極１５１Ｃ対しセル７アライ
ンでソース・ドレイン領域２が形成されたことになり、
ゲート−ドレイン間容量を、最小におさえることができ
る。それにともない素子寸法も従来のＳｉゲート電極１
Ｍ０８ＦＥＴと同等にすることが可能となる。さらには
、８４ゲ一ト電極型ＭＯ８ＦＥＴに比らべζゲート電極
の抵抗値を非常に小さくすることができる。また、Ａ／
という金属は、古くよ＃）Ｓｉウェーハプロセスに使わ
れておシ、適合性にもすぐれコストパフォーマンスも非
常に良いものが実現できる。
尚、上記実施例においてはｎチャネルＭＯ８ＦＥＴにつ
いて説明したが、ＰチャネルＭＯ８ＦＥＴであってもよ
く、更に０Ｍ０８ＦＥＴ及びこれらのＬＳＩにも応用で
きまったく同様の効果を得ることができる。また、高融
点金属としてモリブデンを用いたが、他の金属例えばタ
ングステン、タンタル白金などでありても、なんらさし
つかえない。
いて説明したが、ＰチャネルＭＯ８ＦＥＴであってもよ
く、更に０Ｍ０８ＦＥＴ及びこれらのＬＳＩにも応用で
きまったく同様の効果を得ることができる。また、高融
点金属としてモリブデンを用いたが、他の金属例えばタ
ングステン、タンタル白金などでありても、なんらさし
つかえない。
以上詳細に説明したように、本発明によれば、高融点金
属をマスクとしてソース・ドレイン領域をセルフアライ
ノで形成しゲート・ドレイン間容量を小さくすると共に
、金属によりゲート電極及び配線を形成することによシ
遅延時間の改善されたＭＩＳ型半導体素子の製造方法が
得られるのでその効果は大きい。
属をマスクとしてソース・ドレイン領域をセルフアライ
ノで形成しゲート・ドレイン間容量を小さくすると共に
、金属によりゲート電極及び配線を形成することによシ
遅延時間の改善されたＭＩＳ型半導体素子の製造方法が
得られるのでその効果は大きい。
第１図（＋１）〜（ｇ）は本発明の一実施例を説明する
ための工程断面図、第２図及び第３図は従来のＭＯＳＦ
ＥＴの断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・ソース
・ドレイン領域、３・・・・・・フィールド酸化膜、４
・・・・・・Ａ／配線、５・・・・・・ゲート酸化膜、
６・・・・・・人ｅゲート！！柩、７・・・・・・チャ
ンネルストッパ領域、８・・・・・・層間絶縁膜、９・
・・・・・ポリシリコンゲート電極、１０・・・・・・
第−の５ｔ０２膜、１１・・団・Ｓｉ３Ｎ４層、１２・
・・・・・モリブデン層、１３・・・・・・第二のＳ
ｔＯ２膜、１４・旧・・コンタクトホール、１５・・・
・・・Ａ／ゲート電極、１６・・・・・・ソース・ドレ
イン配線。 矛 １ 面 ／／ ３ｉｊＮφ護 予１韻
ための工程断面図、第２図及び第３図は従来のＭＯＳＦ
ＥＴの断面図である。 １・・・・・・Ｐ型半導体基板、２・・・・・・ソース
・ドレイン領域、３・・・・・・フィールド酸化膜、４
・・・・・・Ａ／配線、５・・・・・・ゲート酸化膜、
６・・・・・・人ｅゲート！！柩、７・・・・・・チャ
ンネルストッパ領域、８・・・・・・層間絶縁膜、９・
・・・・・ポリシリコンゲート電極、１０・・・・・・
第−の５ｔ０２膜、１１・・団・Ｓｉ３Ｎ４層、１２・
・・・・・モリブデン層、１３・・・・・・第二のＳ
ｔＯ２膜、１４・旧・・コンタクトホール、１５・・・
・・・Ａ／ゲート電極、１６・・・・・・ソース・ドレ
イン配線。 矛 １ 面 ／／ ３ｉｊＮφ護 予１韻
Claims (1)
- 一導電型半導体の主表面に第一の絶縁膜と高融点金属
層を順次形成し、第一の領域上の前記高融点金属層を選
択的に除去したのち第一の領域にのみ反対導電型不純物
を導入する工程と、前記半導体の表面全域に第二の絶縁
膜を形成し前記高融点金属層の存在する第二の領域上の
前記第二の絶縁膜と高融点金属層を除去する工程と、前
記第一の領域上の第二の絶縁膜と第一の絶縁膜にコンタ
クトホールを形成する工程と、前記半導体表面の全域に
金属層を形成したのちゲート電極及び配線を形成する工
程とを含むことを特徴とするＭＩＳ型半導体素子の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8930685A JPS61248477A (ja) | 1985-04-25 | 1985-04-25 | Ｍｉｓ型半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8930685A JPS61248477A (ja) | 1985-04-25 | 1985-04-25 | Ｍｉｓ型半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61248477A true JPS61248477A (ja) | 1986-11-05 |
Family
ID=13966978
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8930685A Pending JPS61248477A (ja) | 1985-04-25 | 1985-04-25 | Ｍｉｓ型半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61248477A (ja) |
-
1985
- 1985-04-25 JP JP8930685A patent/JPS61248477A/ja active Pending
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