JPS61196330A - 並列処理制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、アレイプロセッサ等の専用処理プロセッサ
を用いて、汎用計算機から供給される処理コマンドを並
列処理する方式に関し、特に汎用計算機側に負担をかけ
ずにかつ効率的な処理を行なうための並列処理制御方式
に関するものである０〔従来の技術〕 第５図は従来一般に用いられている専用処理プロセッサ
を用いた並列処理の一例を示すブロック図である。同図
に於いてＩＩ〜１ｎはそれぞれ互いに独立した処理を実
行する処理機構、２１〜２ｎは各処理機構１１〜１ｎに
それぞれ接続されたデータバッファ、３は図示しない汎
用計算機から供給される処理コマンドを確納する処理コ
マンドバッファ、４は処理機構制御部であって、処理コ
マンドバッファ３に確納されている処理コマンドを；１
次取り出して解読を行なうとともに１各処理機構１！〜
１ｎおよび各データバッファ２Ｉ〜２ｎの動作状態を検
出して、重複使用とならない条件が確立された時点に於
いて処理コマンドに対応する処理機構１１〜１ｎに該当
するデータバッファ２１〜２ｎを割り当てて起動をかけ
るようになっている。

このように構成された装置に於いて、図示しない汎用電
子計算機から処理コマンド列が送られて来ると、この処
理コマンド列は処理コマンドパツファ３に一担確納され
る。次に処理機構制御部４は、処理コマンドバッファ３
に確納されている処理コマンドを順次１つずつ取シ出し
て処理コマンドの解読を行なった後に、重複使用等の処
理に不都合となる条件が解消されたことを確認して対応
する処理機構１１〜１ｎに起動をかける。つまシ、第６
図に処理機構制御部４の動作フローチャートを示す様に
、まずステップＳ！に於いてはコマンドバッファ３の先
頭番地に確納されている第１番目の処理コマンドを取シ
出し、ステップＳｓに於いてこの第１番目の処理コマン
ドが指定する処理機構が動作中であるか否かの判断を行
なう。そして、このステップＳ！に於ける判断がイエス
であった場合には、重複使用による不都合が生ずるため
に、ステップＳｔに戻る処理を繰シ返して待機する。次
に、該当する処理機構１ｌ−Ｉｎの動作が終了すると、
ステップＳ３に移行してこの処理コマンドが指定する処
理機構１１〜Ｉｎに接続されたデータバッファ２１〜２
ｎが使用中であるか否かの判断を行なう。ここでも該当
するデータバッファ２１〜２ｎが動作中（使用中）であ
った場合には、ステップＳ３に戻る動作を繰シ返して動
作の終了を待つ。そして、この該当するデータバッファ
２１〜２ｎの動作が終了すると、ステップＳ３からステ
ップＳ４に移行する。ステップＳ４に於いては、処理コ
マンドが指定する処理機構１ｌ−１ｎに対応するデータ
バッファ２１〜２ｎを割り当て死後に処理機構１１〜１
ｎに起動をかけて処理コマンドによって指定される処理
を実行させる。次にステップＳｉＫ於いては、ステップ
Ｓ４に於ける処理の終了を判断しておシ、このステップ
Ｓ６の判断がイエスになるとステップＳｓに移行して、
汎用電子計算機から供給された処理コマンドの最終部分
であるか否かの判断を行ない、その判断がノーであった
場合には、ステップＳｙに於いて処理コマンドバッファ
３に確納されている次の処理コマンドを取シ出した後に
ステップＳ！に戻る動作を繰シ返し、ステップＳ６に於
ける判断がイエスになるとステップＳａに移行してすべ
ての処理動作を終了させる。

ここで、一般に専用処理プロセッサを有する場合に於け
る各処理機構１１〜１ｎは互いに独立した動作が可能で
あるが、データバッファ２１〜２ｎの使用が重複する場
合には同時に処理を行なうことが出来る。従って、汎用
電子計算機側に於いては、専用処理プロセッサに起動を
かける前に、処理機構１１〜Ｉｎおよびデータバッファ
２１〜２ｎが重複しない状態で処理が並列的に行なえる
ように、コマンド列を専用処理プロセッサ個有の処理構
成に適合するように予め再配列しておく必要があシ、か
かる処理を行なわないと処理効率が低下する。

〔発明が解決しようとする問題点〕

しかしながら、上記構成による専用プロセッサによる並
列処理に於いては、並列処理の高速化を計るために、汎
用電子計算機側に於いて専用処理グロ七ツ丈内のデータ
バッファを意識して処理コマンドの作成を行なう必要が
あることから、汎用電子計算機側でのプログラミングの
作成および処理効率が極めて悪いものとなシ、これに伴
なって専用プロセッサの並列処理を有効に生かすことが
出来ない等の問題があった。

従って、この発明は上記問題点を解決するためになされ
たものであって、汎用電子計算機側に於いては専用処理
プロセッサ内の並列処理機能を意趣せずに処理コマンド
の作用が行なえるようにすることによって汎用電子計算
機側に対する負荷を軽減させ、また専用処理プロセッサ
側に於いては、汎用電子計算機から与えられる処理コマ
ンドを解読してその処理コマンドに最適な並列処理を実
行する並列処理制御方式を提供することである。

〔問題点を解決するための手段〕

よって、この発明による並列処理制御方式は、処理コマ
ンドを各処理機構に対応して分類するとともに、各処理
コマンドに対応する処理データに個有のラベルを付ける
ことによ、って、専用処理プロセッサ内に各並列処理要
素毎に処理コマンドの待行列を生成し、この各処理コマ
ンドの待行列において処理コマンドに対応する処理デー
タが存在するものの処理を各並列処理要素毎に順次独立
して実行することにより並列処理の最適化を計るもので
ある。

〔作　用〕

この発明による並列処理制御方式に於いては、処理コマ
ンドを各処理機構毎に分類して待行列を形成し、各処理
データの使用可否をデータに付加したラベルによって制
御するものであることから、各処理コマンドのリソース
が利用可能となった時点に於いて処理コマンド列の順序
に関係なく処理コマンドの実行が行なえることから、並
列処理の高速化が計れるとともに、汎用電子計算機に対
する負荷が軽減されるものである〇 〔実施例〕 第１図はこの発明による並列処理制御方式の一実施例を
説明するためのブロック図であって、第５図と同一部分
は同一記号を用いてその詳細説明を省略しである。同図
に於いて５は待行列制御部、６は待行列テーブル、７は
各処理機構１１〜１ｎをそれぞれ独立的に制御する処理
機構制御部、８は各データバッファ２１−２ｎをそれぞ
れ独立的に制御するデータバッファ制御部である。なお
、以下の説明に於いては、各処理機ｍ１ｌ−Ｉｎおよび
各データパック７２１−２ｎをリソースと定義する。

この様に構成された専用処理プロセッサに於いて、図示
しない汎用電子計算機から送られて来る処理コマンドの
フォーマットは例えば第２図に示すようになっておシ、
この処理コマンドが処理コマンドバッファ３に順次格納
される。次に待行列テーブル制御部５は、処理コマンド
バッファ３の内容を読み出して判断することによシ、各
並列処理要素毎に処理コマンドの待行列を待行列テーブ
ル６に第３図にそのフォーマットを示すように作成する
。次に処理機構制御部７およびデータバッファ制御部８
は、待行列テーブル６に格納されている待行列を順次読
み出し、処理機構制御部７は対応する処理機構１１〜１
ｎが動作中でないことを確認し、かつデータバッファ制
御部８から対応するデータパック７２！〜２ｎが使用可
能であるとの信号が得られると、その処理機構１１〜１
ｎに対して起動をかける。一方、データバッファ制御部
８は、対応するデータパック７２１〜２ｎが対応する処
理機構からの使用が可能な状態になっていることを確認
すると、処理機構側からのアクセスが可能となるように
セットするとともに、対応する処理機構１里〜１ｎＫ対
してデータバッファが使用可能となったことを処理機構
制御部７を介して与える。

この様セして、１つの処理が終了する毎に、処理機構制
御部７およびデータバッファ制御部８は、待行列テーブ
ル６から次の処理コマンドを読み出して上述した場合と
同様な処理を行なって待行列テーブル６が零になるまで
繰シ返す。そして、このような動作を７０−チャートを
用いて示すと第４図にステップ８６〜Ｓ１４　によって
示すような動作となる。従って、このような処理を実行
することによシ、専用処理プロセッサ内での各処理機構
を効率良く並列動作させることが可能になる。ここで、
データバッファ制御部８が対応するデータバッファ２１
〜２ｎの使用が可能であるか否かの判断は、データに付
加されているラベルがどの処理機構に割り当てられてい
るか否かの判断を行なうことＫよって行なわれる。

なお、上記実施例に於いては、アレイプロセッサ等の様
に、処理機能が固定である専用処理プロセッサ内部の並
列処理制御について説明したが、汎用電子計算機間ある
いは汎用電子計算機内でも並列動作が可能な独立処理要
素を有し、かつ複数の処理コマンドを一括して処理制御
部に与える構成であれば、この発明を適用することによ
って同様な効果が得られるものである。

〔発明の効果〕

以上説明した様に、この発明による並列処理制御方式は
、汎用電子計算機から供給される処理コマンドを専用処
理プロセッサ側に於いて、各並列処理要素を効率的に使
用することが出来るように自動的に再配列させた後に処
理を実行するものであるために、汎用電子計算機側に於
いて専用プロセッサ内のリソース管理を行なう必要がな
く、また並列動作処理を意識して処理コマンドをプログ
ラミングする必要もなくなることから、汎用電子計算機
側の負荷軽減、プログラミング効率の向上および並列処
理速度の大幅な向上が計れる優れた効果を有する。

【図面の簡単な説明】

第１図はこの発明による並列処理制御方式の一実施例を
説明するためのブロック図、第２図は汎用電子計算機か
ら第１図に示す処理コマンドバッファに与えられる処理
コマンドのフォーマットを示す図、第３図は第１図に示
す待行列バッファに格納される待行列の構成図、第４図
は第１図に示すブロック図の動作を説明するためのフロ
ーチャート図、第５図は従来の並列処理制御方式の一例
を説明するためのブロック図、第６図は第５図に示すブ
ロック図の動作を説明するためのフローチャート図であ
る。 １１〜１ｎは処理機構、２１〜２ｎはデータバッファ、
３は処理コマンドバッファ、５は待機列テーブル制御部
、６は待機列テーブル、７は処理機構制御部、８はデー
タバッファ制御部。 なお、図中、同一または相当部分は同一記号を用いて示
しである。

Claims (1)

【特許請求の範囲】
1. 汎用電子計算機から供給される処理コマンドを一括して
   受け取ることにより、各処理のリソースが同一であれば
   複数の並列処理要素毎に並列処理を実行する専用処理プ
   ロセッサを有するシステムに於いて、前記処理コマンド
   を並列処理要素毎に分類して待行列を形成し、この各処
   理コマンドの各待行列において処理コマンドに対応する
   処理データが存在するものの処理を前記各並列処理要素
   毎に順次独立して実行させることを特徴とする並列処理
   制御方式。