JPS61182321A - 複数個の作動状態を有する、クロツク制御される装置の切り換え方法および回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、特許請求の範囲第１項の上位概念に記載の、
クロック制御される装置を切り換える方法およびこの方
法を実施するだめの切り換え装置を対象とする。

で 電子制御覧、外部からパルス列の形式で案内れている。

この種のクロック制御される装置の場合、異なる作動状
態を定めそれらをそれぞれ異なるクロックパルス信号列
で制御できるようにすることが多い。この構成の場合、
複数個の作動状態に個々に所属するクロックパルス信号
列を、それらの位相位置は相互に異なるようにするがパ
ルス繰り返し周波数は等しくすることが考えられる。し
かし次の場合もあり得る、すなわち異なる作動状態にお
ける過程が、外部の境界条件により前もって定められ異
なる速度で進行する必要があり、そのため個々のクロッ
クパルス信号列のパルス繰り返し周波数も異なる場合も
あり得る。

この場合この種のクロック制御されるユニットに対する
例として実際の使用について述べる、しかしこれだけに
限定されるものではない。電子データ処理の周辺装置た
とえば記憶装置はしばしば群ごとに所属の制御ユニット
ヲ介しに、データ処理装置へ接続されている。この制御
ユニットの役割は、接続されている周辺記憶装置の動作
を監視することであり、この場合書き込み／読み出し過
程をトリガし、相応のデータをデータ処理装置からまた
はデータ処理装置へこの装置に適合する形式で伝送する
ことである。

ディスク記憶装置インターフェイスに対する公知の工業
規格により、例えば制御ユニットと所属のディスク記憶
装置との間のデータ転送の同期化は、異なるクロックパ
ルス信号列を制御ユニットへ伝送することにより、行な
っている。

これは、例えば記憶されているデータの読み出しの場合
は、読み出しクロックパルス信号とすることができる。

他方その他の全部の過程に対しては基準クロックパルス
信号が用いられる。

この基準クロックパルスは、ディスク記憶装置のいわゆ
るサーボ面に記憶される読み出された情報から導出され
る。

このクロックパルスは制御ユニットにおけるシーケンス
制御装置を制御する。この場合に生ずる問題は、一方の
作動状態から他方の作動状態へ移行する場合すなわち一
方のクロックパルス信号列からもう一方のクロックパル
ス信号列へ切り換える場合に、それまで関与していたク
ロックパルス信号列の位相位置に依存するスリップが生
ずることである。このことはそれ自体としては問題では
ないが、しかしこの場合不完全なりロックパルス周期は
、切り換えを−たとえばひんばんに一丁度いま選択され
たクロックパルス信号列に対して同期させずにトリガす
る時は、回避されなければならない。そうしないト制御
ユニットにおけるシーケンス切り換え回路網の誤差を有
する動作の結果、データ損失または誤制御が生ずるおそ
れがある。

そのだめそれぞれ個別のクロックパルス信号列により制
御される複数個の作動状態を有し、さらにこれらの作動
状態が外部から案内される選択信号により設定されるよ
うにした、この種のクロック制御される装置に対して必
要とされることはクロックパルスの切り換えを、一方の
作動状態からもう一方の作動状態へ誤差が生じないよう
に確実に移行させるために、時間的な境界条件に注意を
払って行なうことである。

それゆえ本発明の課題は、異なる位相位置および／また
は異なるクロックパルス信号周波数が個々の作動状態に
対して配属されておりかつ切り換えがこれらのクロック
パルス信号列に同期せすチドリがされる時でも、τ方の
作動状態からもう一方の作動状態への誤差のない移行を
可能にする冒頭に述べた方法を提供することである。

この課題は冒頭に述べた方法において特許請求の範囲第
１項の特徴部分に示された構成により、解決されている
。この方法によりまず第１に次のことが保証される。即
ちそれまで選択されていたクロックパルス信号列からも
う一方へのパルス信号列への本来の切り換えを、両方の
クロックパルス信号が所定の信号状態をすなわち使用の
場合に応じて高いレベルないし低いレベルを取る時にだ
けその都度行なわれることが保証される。信号状態のこ
の種の時間の一致は一般的な場合にクロックパルス信号
列の間に生じ得る異なる位相位置のために、そのままで
は期待することが出来ない。そのため第２に本発明の方
法により待ち時間を新しく設けたのである。この待ち時
間は、それまで選択されていたクロックパルス信号列の
クロックパルス周期の終了後に次に選択されるべきクロ
ックパルス信号列のクロックパルス周期の開始まで持続
するようにし、その待ち時間の間は、制御される装置へ
導通接続されるクロックパルス信号列の信号状態が変化
しないようにされる。

この種の方法は著しく簡単な方法でかつ切り換え手段に
対するわずかな費用で実施できることは、従属請求項に
示されている実施態様に示される。この場合に示されて
いる切り換え装置はその中心部に、論理スイッチング回
路網と接続した、切り換え装置のスイッチング状態にお
いて相互に依存する記憶素子の接続構成を有する。この
場合これらの記憶素子そのものとスイッチング回路網は
次のように制御される、即ち個別の作動の場合から始め
て切り換えを不必要に遅延させることがない、即ち挿入
される待ち時間は、当該のクロックパルス信号列の丁度
その時点において与えられている異なる位相位置に応じ
て最も短かくされる。

そのためわずかな回路費用で、クロック制御される装置
において一方の作動状態からも５一方の作動状態への移
行が可能となる。叩ちこのクロック制御される装置の制
御ユニットに対して重要なりロックパルス信号変化の損
失なしに、から構成される装置を変化された位相位置お
よび／または変化された周波数を有するクロックパルス
へ再び位相を一致せるだめの高価な構成を用いることな
しに、行なえるようになる。この場合切り換え過程は完
全に非同期で行なうことができるようになり、異なる作
動状態に対して配属されている各クロックパルス信号列
の、位相位置および／または周波数に＠Ｘ＆に対する制
約された境界条件がなくなる。そのため本発明による方
法およびこの方法を実施する切り換え装置は柔軟に用い
られ、著しく異なるクロックパルスにより制御される装
置と接続して使用することができる。

実施例の説明 次に本発明の実施例につき図面を用いて説明する。

第１図のブロック図に切換装置ＵＳが示されている。こ
の切換装置は入力側で２つのクロックパルス信号列ＣＬ
１ないしＣＬ２を受信し、さらにスタティック選択信号
ＡＷが導びかれる。

この選択信号により交互にクロックパルス信号列ＣＬ１
ないしＣＬ２が選択されて切換装置ＵＳの出力側へ導通
接続される。相応の出力り゛ロックパルス信号がＣＬで
示されている。完全に説明すると、第１図のブロック図
において一両方のクロックパルス信号列ＣＬ１およびＣ
Ｌ２はそれぞれのクロックパルス発生器ＴＧ１ないしＴ
ｅ３により発生され、選択信号ＡＷは選択装置ＳＥＬか
ら送出される。出力クロックパルス信号ＣＬは最後に被
制御装置ＤＥＶへ導びかれる。両方のクロックパルス発
生器ＴＧ１゜Ｔｅ３．選択装置ＳＥＬおよび被制御装置
ＤＥＶのグロック図は破線で示されている。破線で示し
た理由は、これらの装置が本発明の対象ではなく、その
都度の使用目的に応じて通常の回路技術で構成すること
が可能であシその限りにおいに、相応の送信−ないし受
信信号が信号レベルに関連して両立できるという１つの
制限だけにおかれるからである。

切換装置ＵＳにおいて両方のクロックパルス信号列ＣＬ
１ないしＣＬ２の各々が、相応のＡＮＤ−素子Ｕ１ない
しＵ２の各第１入力端へ導びかれ、さらにこれと同時に
相応の反転段Ｎ１ないしＮ２へ導びかれる。第１反転段
は第１クロツクパルス信号列ＣＬＩを反転して第１Ｄ−
フリップフロップＦＦ１のクロックパルス入力側へ送出
する。この第１Ｄ−フリップフロップＦＦ１はそのＤ−
入力端に選択信号ＡＷをは 受信する。このフリップフロップその通常の出力側に出
力信号Ａ１を送出する。出力信号Ａ１は第３ＡＮＤ−素
子Ｕ３の入力側へ導びかれる。

このＡＮＤ−素子はその第２入力端において選択信号を
直接受信し、出力信号を第２Ｄ−フリップフロップＦＦ
２へ送出する。第２Ｄ−フリップフロップＦＦ２のクロ
ックパルス入力側は第２反転段Ｎ２の出力側と接続され
ている。この第２フリツプフロツプの通常の出力側は出
力信号Ａ２を送出する。この出力信号Ａ２は第２ＡＮＤ
−素子Ｕ２の第２入力端へ導びかれる。

第、２Ｄ−フリップフロップＦＦ２の反転出力側は、第
１Ｄ−フリップフロップＦＦ１のセット入力側Ｓへ反転
して帰還接続される。切換装置ＵＳの出力段はＯＲ−素
子０１ｔ−構成する。このＯＲ−素子の入力側は両方の
ＡＮＤ−素子Ｕ１およびＵ２の出力側と接続されており
、出力側］は出力クロック・々ルス信号ＣＬを送出する
。

前述の回路装置は市販の部品で構成されており、そのだ
め詳細は部品の特性にしだがう。例えば使用されるＤ−
フリップフロップＦ　Ｆ　１　ないしＦＦ２はクロック
パルスの正の前縁でトリガされる、それ故この場合反転
段Ｎ１ないしＮ２が用（・られる。同じことがセット−
ないしリセット入力側の構成すなわち接続に対して当て
はまる。このことは後述する。

次だこの切換装置ＵＳの動作を第２図のパルス図を用い
て詳細洗説明する。この実施例において次のことが前提
とされている、即ち選択・信号ＡＷの低レベル−第２図
の第６行−が第１クロツクハルス列ＣＬ　１　ｋ選択し
、その高レベルが第２クロツクパルス信号列ＣＬ２を選
択することが前提とされている。そのため第２図のパル
ス図において前提とされていることは、まず最初に第１
クロツクパルス信号列ＣＬ１が選択されて切換装置ＵＳ
の出力側へ導通接続される。

この場合、第１Ｄ−フリップフロップＦＦＩはスタティ
ック選択信号ＡＷｉ介してリセット状態に保持され、そ
のため第１ＡＮＤ−’素子Ｕ１は、第１クロツクパルス
信号列ＣＬｉ’１０Ｒ−素子０１へ導通接続できる状態
へ作用される。

時点ｔ１において選択信号ＡＷの状態が変化してそのだ
め第２クロツクパルス信号列ＣＬ２が導びかれる。時点
ｔ１の位置は、両方のクロックパルス信号列ＣＬｉない
しＧＬ２の位相位置に対して完全に任意に定められる。

そのため第１Ｄ−フリップフロップＦＦ１および第３Ａ
ＮＤ−素子Ｕ３が作動準備される。しかしこの場合この
フリップフロップは、まず第１クロツクパルス信号列Ｃ
Ｌｉの負のクロックパルス縁により切り換えられる。そ
のためこの時点ｔ２において第２図の第４行に示されて
いる、第１Ｄ−フリップフロップＦＦｉの出力信号Ａ１
が高い信号レベルを有するようになシ、同時に第１ＡＮ
Ｄ−素子Ｕ１が遮断されそのため出力クロックパルス信
号ＣＬが低いレベルに保持される。

この状態において第３ＡＮＤ−素子Ｕ３が導通接続され
、そのため第２Ｄ−フリップフロップＦＦ２が作動準備
される。次に時点ｔ３において第２クロツクパルス信号
列Ｃ’Ｌ２の負のクロックパルス縁が現われると、第２
Ｄ−フリップフロップＦＦ２もセットされる。このこと
は一方では第２図の第５行に示されているように、第２
ＡＮＤ−素子Ｕ２を作動する、第２Ｄ−フリップフロッ
プＦＦ２の出力信号Ａ２の状態変化を意味する。その結
果第２クロツクパルス信号列ＣＬ２が切換装置ＵＳの出
方側へ導通接続される。他方では第１Ｄ−フリップフロ
ップＦ　Ｆ　’１が、第２Ｄ−フリップフロップに接続
されているセット入力側Ｓを介して保持される。

切換装置ＵＳのこの切換状態は、選択信号ＡＶがその信
号状態を変化しない限シ、変化されない。第２図の第６
行に示されている出力クロックパルス信号ＣＬのパルス
図に示されているように、第１クロツクパルス信号列Ｃ
Ｌ１から第２クロツクパルス信号列ＣＬ２への切り換エ
バ、両方のクロックパルス列の低レベルの場合にだけ行
なうことができる。これにより次のことが保証される、
即ち両方のクロックパルス列の相互の位相位置を無視し
ておよびこれに回状 期しない、選択信号ＡＷの情態変化を無視しに、切換過
程により次のような不完全なりロックパルス周期が決し
て現われないことが保証される、即ちクロック制御され
る装置ＤＥＶにおける定められない状態がしたがって誤
動作を引き起し得る不完全なりロックパルスが決して現
われないように保証される。

第２図はさらに、時点ｔ４においてスタティック選択信
号ＡＷのリセットにより開始される逆方向の切り換えの
場合の経過を示す。この時点において第３ＡＮＤ−素子
Ｕ３が遮断される。

そのため時点ｔ５において次の負のクロックパルス縁が
、第２のこれまで選択されたクロックパルス信号列ＣＬ
２において現われると、第２Ｄ−フリップフロップＦＦ
２がリセットされに、相応の出力信号Ａ２の低レベルに
より第２　ＡＮＤ−素子Ｕ２が遮断される。この時点に
おいてはＵめ−ＣｇＩ　Ｄ−フリップフロップＦＦ１が
作動される。その結果このフリップフロップは時点ｔ６
においに、再び選択される第１クロツクパルス信号列Ｃ
Ｌ１の次の負のクロックパルス縁が現われると、切り換
えられる。そのため出力信号Ａ１がこのフリップフロッ
プをリセットしに、同時に再び第１ＡＮＤ−素子Ｕ１が
作動される。その結果この第１クロツクパルス信号列Ｃ
Ｌｉが、再び低レベルから始まっに、切換装置ＵＳの出
力側へ導通接続される。

前述の実施例の前提とすることは、両方のクロックパル
ス信号列ＣＬ’ｌないしＣＬ２は同じパルス列周波数を
有しているが、しかし相互に異なる位相位置を有してい
ることである。第２図のパルスダイヤグラムを用いて説
明すると、両方のクロックパルス信号列の各位相位置が
、切り換えにおいて相互に異なる遅延を定める。

回路装置の構成に基づいて第２図の第６行に示されてい
る△ｔの長さを有する２つの限界値が出力クロックパル
ス信号ＣＬの低いレベルに対して生ずる。図かられかる
ように、第２クロツクパルス信号列ＣＬ２よシも第１ク
ロツクパルス信号例ＣＬ１の方がわずかに先行するにつ
れに、時間間隔（ｔ３−ｔ２）が一層縮少するが、しか
しスイッチング回路の走行時間のだめ値０には達するこ
とができない。それ故△ｔに対する下側限界値は、パル
スオンオフ比が５０％の場合は少くともクロックパルス
周期の半分となる。第１クロツクパルス信号列のこの種
のわずかな先行を前提として次のことが生ずる、即ち二
の場合時間間隔（ｔ６−ｔ５）が近似的に１クロックパ
ルス周期の全部を有する必要があり、そのためΔｔに対
する上側限界値が１．５クロックパルス周期の値を有す
る。

前述の回路装置はもちろん異なるパルス列周波数を有す
るクロックパルス信号列を処理することもしようと思え
ばできる。例えば高い方の周波数のクロックパルス信号
列のクロックパルス周期’ｔＴ１とし、低い方の周波数
のクロックパルス信号列のクロックパルス周期’ｔＴ２
とすれば、Δｔに対する下側限界値は％ＴＩとなり相応
の上側限界値は最高でも（％Ｔ１＋Ｔ２）となる。この
考察は別のクロックパルスオンオフ比を有するクロック
パルス列にも拡張することができる。

第３図のブロック図に示されているように前述の方法お
よび回路構成が複数個の、相互に独立のクロックパルス
列およびその選択に拡張可能である。第６図の切換装置
は、例えばｎ個のクロックパルス信号列ＣＬｎの場合は
、４つのクロックパルス信号列ＣＬ１〜ＣＬ４を前提と
する。モのだめ一般的にはｎ個の、この実施例では４つ
の異なる動作状態が切換装置に設けられる。この動作状
態は、選択ビットＡＷｌ。

ＡＷ２のそれぞれｎ個のないし４つの可能な信号組み合
わせのうちの１つにより定められる。

この選択ビットは、この場合２つの入力から４つの出力
を形成するように構成されているデコーダＤＥＣへ導び
かれる。

デコーダ出力側は個別的にそれぞれ、同様に構成されて
いるスイッチ回路網ＳＮＩ〜５Ｎ４（一般的にはＳＮｎ
）のうちの１つと接続され℃いる。これらの回路網の各
々はＤ−フリップフロップＦＦ３ｎを有し、そのデータ
入力側りにデコーダＤＥＣの所属の出力側が接続されて
いる。Ｄ−フリップフロップＦＦ３ｎのクロック入力側
は反転段Ｎ３を介しに、所属の入カクロソクパルス信号
例ＣＬｎ’ｒこの場合はＣＬ　１゜ＣＬ　２．　　ＣＬ
　３ないしＣＬ４を導び（信号線路へ接続されている。

Ｄ−７リップフロツプＦＦ３ｎの各々は、ＡＮＤ−素子
Ｕ４ｎの出力側と接続されているリセット入力側Ｒｔ−
有する。

各ＡＮＤ−Ｎチー４ｎは４つの入力側を有する。

これらの入力側の１つが、リセット信号ＲＥＳを導びく
共通の制御線路へ接続されている。

ＡＮＤ−素子の各々の残りの６つの入力側は次のように
接続されている、即ちこれらのスイッチング回路網ＳＮ
１〜ＳＮ４の各々における相応のＡＮＤ−素子Ｕ４１〜
Ｕ４４が、残りのスイッチング回路網のＤ−フリップフ
ロップＦＦ３ｎの全部の反転出力側Ｑと接続されている
。各スイッチング回路網はさらにもう１つのＡＮＤ−素
子Ｕ５ｎを有している。このＡＮＤ−素子は入力側がこ
のスイッチング回路網ｓＮｎのＤ−フリップフロップＦ
Ｆ３ｎの通常の出力（ｊｌｌｌ　Ｑと、所属の入力クロ
ックパルス列ｃＬｎを案内する相応の信号線路と接続さ
れている。全部のＡＮＤ−素子Ｕ５ｎの出力側が共通に
ＯＲ−素子０２を介しに、出力クロックパルス信号列Ｃ
Ｌを送出する切換装置出力側へ接続されている。

この第゛３図に示されている第２実施例の動作は実質的
には、第１図および第２図を用いて詳細に説明した第１
実施例と同様である。それ故この第２実施例を第４図に
示されているパルスダイヤグラムを用いて総括的に説明
する。第４図の最初の４行に示されている、相互に独立
の入力クロックパルス信号列ＣＬ１．ＣＬ２゜ＣＬ３お
よびＣＬ４に対する実施例は、最初【低レベルを有すべ
きリセット信号ＲＥＳを示す。

これによりまずスイッチング回路網の全部のＡＮＤ−素
子が遮断されそのためＤ−フリップフロップＦＦ３ｎが
リセットされる。ＡＮＤ−素子Ｕ４ｎの出力信号はＲ１
，Ｒ２，Ｒ３ないしＲ４で示されており一理解のために
必要な限りにおいて一第４図のパルスダイヤグラムに示
されている。そのためこの状態において全部のＤ−フリ
ップフロップＦＦ３ｎがそれらの通常の出力側Ｑにおい
に、低レベルを有する出力信号Ｑ１．Ｑ２．Ｑ３ないし
Ｑ４を送出する。そのだめもう１つのＡＮＤ−素子Ｕ５
ｎが遮断され、その結果出力クロックパルス信号ＣＬも
低レベルにおかれる。

時点ｔ１０にリセット信号ＲＥＳがその信号状態を変化
するものとする。この場合選択ビットＡＷ１およびＡＷ
ｌが両方ともセットされない。この信号組み合わせが第
１人力クロックパルス列ｃＬ１’ｔ−選択するものとす
る。このことは、第１スイッチング回路網ＳＮ１のＤ−
フリップフロップＦＦ３１のデータ入力側りにおいて高
い信号レベルが現われることを意味する。

時点ｔ、１１において低下する第１クロツクパルス信号
列ＣＬｉの縁によりこのスイッチング回路網のＤ−フリ
ツゾフロツ７°ＦＦ３１がセットされそのためその出力
信号Ｑ１によりＡＮＤ−素子Ｕ５１における入力クロッ
クパルス信号列ＣＬ１を出力側へ導通接続する。この経
過と第１図および第２図を用いて説明した実施例との相
違は、この場合は付加的に使用されるリセット信号ＲＥ
Ｓが切換装置を、例えば作動電圧の投入接続後に所定の
ように始動させることである。

時点ｔ１２において両方の選択ピッ）ＡＷｌおよびＡＷ
ｌの信号組み合わせが、例えば第２人カフロックパルス
信号列ＣＬ２が選択されるように、変化する。それまで
に選択された第１人カフロックパルス信号列の次続の立
ち下り縁により、即ち時点ｔ１３においに、それまでセ
ットされていたＤ−フリップフロップＦＦ３１がリセッ
トされ所属のＡＮＤ−素子Ｕ５１が遮断される。それま
で選択されていたＤ−フリップフロップＦＦ３１のリセ
ットにより、残シの全部のフリップフロップのリセット
入力側Ｒが作動接続される。次に選択された入力クロッ
クパルス信号列ＣＬ２に所属する、第２スイッチング回
路網ＳＮ２におけるＤ−フリップフロップＦＦ”３２が
、そのデータ入力側りを介して作動重態にされ、選択さ
れた入力クロックパルス信号列ＣＬ２の次の立下シ縁に
より時点ｔ１４においてセットされる。そのため残りの
全部のスイッチング回路網のＡ’ＮＤ−素子Ｕ４ｎが遮
断され所属のＤ−フリップフロップＦＦ３ｎがリセット
され、他方同時に、選択されたスイッチング回路網ＳＮ
２において設げられている別のＡＮＤ−素子Ｕ５２を介
しに、第２人カフロックパルス信号列ＣＬ２が出力側へ
導通接続される。

この状態は、選択ピッ）ＡＷｌおよびＡＷ２により再び
信号組み合わせが現われる迄、保持される。時点ｔ１５
に両方の選択ビットＡ　Ｗ　１゜ＡＷ２がセットされる
とする。続いて時点ｔ１６にすなわちこれまで選択され
た第２人カフロックパルス信号列ＣＬ２の次の下降縁の
発生により、所属のＤ−フリップフロップＦＦ３２がリ
セットされる。このことは出力信号Ｑ２の状態変化によ
り検出される。そのた妬開始された選択信号組み合わせ
により第４クロツクパルス信号列ＣＬ４が選択される。

このＣＬ４の次の下降縁が時点ｔ１７でスイッチング回
路網ＳＮ４における動作準備のできたＤ−フリップフロ
ップＦＦ３４をセットする。そのため第４人カフロック
パルス信号列ＣＬ４が選択されて切り換え装置の出力側
に出力クロックパルスＣＬとして現われる。第４スイッ
チング回路網ＳＮ４におけるＤ−フリップフロップのセ
ットと共に同時に再びリセットパルスＲＥＳが残りの全
部のＤ−フリップフロップＦＦ３ｎへ送出される。

このことは第４図において信号Ｒ１ないしＲ２に示され
ている。この切り換えは任意の形式で、選択ピッ１−Ａ
ＷｌないしＡＷ２の状態変化に依存して進行される。

そのため第２実施例においても保証されることは、選択
の変化の場合まず最初だ常に、セットされたＤ−フリッ
プフロップＦＦ３ｎだけがその状態を変化し、そのため
それまで選定されだ入力クロックパルス信号列ＣＬｎが
リセットされることである。その時にはじめて他のＤ−
フリップフロップのうちの１つが新しい状態を有するこ
とができる。この場合も異なる入力クロックパルス信号
列のトリガ量としての下降縁の選択により次のことが保
証される、即ち切り換えが出力クロックパルス信号列Ｃ
Ｌに関連して選択された入力クロックパルス信号列の低
いレベルの開始だけにより行うことができることが保証
される。それ故この第２実施例の場合も第１実施例に対
して説明した切り換え時相における遅延に対する記載が
あてはまる。

発明の効果 本発明により、相互に異なる位相位置および／または相
互に異なる周波数のクロックパルス信号が個別に配属さ
れている複数個の作動状態においに、一方の作動状態か
ら他方の作動状態への切り換えを、クロックパルス信号
列に同期させる必要なく誤差を生ずることな（移行させ
ることができるよってなる。

【図面の簡単な説明】

図面の第１図は本発明の方法を実施するための回路装置
のブロック図、第２図は第１図の回路装置の動作を説明
するパルスダイヤグラム、第３図は第２実施例のブロッ
ク図、第４図は第３図の回路装置の動作を示すパルスダ
イヤグラムである。 ＣＬ　１　、　　ＣＬ　２．　　ＣＬ　３．　　ＣＬ　
４・・・クロックパルス信号列、ＵＳ・・・切り換え装
置、ＡＷ。

Claims (1)

1. 【特許請求の範囲】 １、それぞれ個別のクロックパルス信号列により制御さ
   れ、スタティック選択信号により選択される少くとも２
   つの作動状態を有する、クロック制御される装置の切り
   換え方法において、切り換えをトリガする選択信号（Ａ
   Ｗ）の状態変化の後にまず最初に、それまで選択されて
   いたクロックパルス信号列（例えばＣＬ１）を、このク
   ロックパルス信号列の所定の方向の次のパルス縁が現わ
   れるまで、クロック制御される装置（ＤＥＶ）へ導通接
   続状態に保持するようにし、次に前記所定の方向の次の
   パルス縁の現われることにより生じたクロックパルス信
   号状態をそれまで選択されていたクロックパルス列（Ｃ
   Ｌ１）の生じ得る状態変化に依存せずに保持するように
   し、該信号状態の保持は、次に作動されるべき作動状態
   に所属する別のクロックパルス信号列（例えばＣＬ２）
   の前記所定の方向と同じ方向の次のパルス縁が現われる
   まで保持を行なうようにし、次に該第２のクロックパル
   ス信号列（ＣＬ２）をクロック制御される装置（ＤＥＶ
   ）へ導通接続するようにしたことを特徴とする複数個の
   作動状態を有する、クロック制御される装置の切り換え
   方法。 ２、選択されたクロックパルス信号列（例えばＣＬ１）
   をクロック制御される装置（ＤＥＶ）へ導通接続するた
   めに、選択信号（ＡＷ）のトリガ状態を第１記憶装置（
   ＦＦ１ないしＦＦ３１）へ、選択されたクロックパルス
   信号列の所定の方向のパルス縁により制御して入力する
   ようにし、この入力により得られる第１記憶装置の状態
   に依存して制御信号（＠Ａ１＠ないしＱ１）を発生し、
   該制御信号が、前記選択されたクロックパルス信号列に
   所属し該クロックパルス列の入力されるスイッチング装
   置（Ｕ１ないしＵ５１）を作動するようにし、さらに選
   択信号が再び変化した場合まず記憶装置が、それまで選
   択されていたクロックパルス信号列の所定の方向のパル
   ス縁が現われると記憶内容を変更してそれまで作動され
   ていたスイッチング装置の動作を停止するようにし、同
   時に第２の選択されたクロックパルス信号列（例えばＣ
   Ｌ２）に所属する記憶装置（ＦＦ２ないしＦＦ３２）を
   動作準備状態にし、前記の選択されたクロックパルス信
   号列の所定の方向のパルス縁が現われると第２記憶装置
   に記憶内容を入力し該入力により第２スイッチング装置
   （Ｕ２ないしＵ５２）をアナログ形式で、前記クロック
   パルス信号列をクロック制御される装置（ＤＥＶ）へ導
   通接続するようにした、特許請求の範囲第１項記載の方
   法。 ３、少くとも２つの作動状態を有する、クロック制御さ
   れる装置の切り換え装置において、各クロックパルス信
   号列（例えばＣＬ１）に所属する、したがって選択信号
   列（ＡＷ）の一方の状態に所属するスイッチング回路網
   （例えばＮ１、ＦＦ１、Ｕ１ないしＳＮ＿ｎ）を設け、
   該スイッチング回路網が記憶素子（例えばＦＦ１ないし
   ＦＦ３＿ｎ）を有し、該記憶素子は所属のクロックパル
   ス信号列により制御されて選択信号の状態に応じて記憶
   状態をとり該記憶状態に相応する制御信号（例えば＠Ａ
   １＠ないしＱ１）を送出するようにし、さらに該スイッ
   チング回路網はスイッチング装置（例えばＵ１ないしＵ
   ５１）を有し、該スイッチング装置の入力側に所属のク
   ロック信号列ないし相応の該制御信号を導びくようにし
   、さらにＯＲ−素子（Ｏ１ないしＯ２）を設け、該ＯＲ
   −素子の入力側を、全部のスイッチング回路網のスイッ
   チング装置の出力側と接続し、該ＯＲ−素子の出力側を
   クロック制御される装置（ＤＥＶ）と接続したことを特
   徴とする、切り換えをトリガする選択信号（ＡＷ）の状
   態変化の後にまず最初に、それまで選択されていたクロ
   ックパルス信号列（例えばＣＬ１）を、このクロックパ
   ルス信号列の所定の方向の次のパルス縁が現われるまで
   、クロック制御される装置（ＤＥＶ）へ導通接続状態に
   保持するようにし、次に前記所定の方向の次のパルス縁
   の現われることにより生じたクロックパルス信号状態を
   それまで選択されていたクロックパルス列（ＣＬ１）の
   生じ得る状態変化に依存せずに保持するようにし、該信
   号状態の保持は、次に作動されるべき作動状態に所属す
   る別のクロックパルス信号列（例えばＣＬ２）の前記所
   定の方向と同じ方向の次のパルス縁が現われるまで保持
   を行なうようにし、次に該第２のクロックパルス信号列
   （ＣＬ２）をクロック制御される装置（ＤＥＶ）へ導通
   接続するようにしたことを特徴とする複数個の作動状態
   を有する、クロック制御される装置の切り換え装置。 ４、２つの状態のうちの一方をその都度有するスタティ
   ック選択信号にもとづいて２つのクロックパルス信号列
   のうちの一方を選択して導通させるように切り換え装置
   を構成し、この場合Ｄ−フリップフロップとして構成さ
   れる第１および第２の各記憶素子（ＦＦ１ないしＦＦ２
   ）を設け、該記憶素子のクロックパルス入力側へ両方の
   クロックパルス信号列（ＣＬ１ないしＣＬ２）の一方を
   導びくようにし、さらにＡＮＤ−素子として構成される
   スイッチング装置（Ｕ１ないしＵ２）を設け、該スイッ
   チング装置を前記記憶素子へ配属し、この場合第１記憶
   素子（ＦＦ１）の反転出力側ないし第２記憶素子（ＦＦ
   ２）の通常の出力側を相応のスイッチング装置（Ｕ１な
   いしＵ２）の入力側の一方と接続し、該スイッチング装
   置の別の入力側に所属のクロックパルス信号列（ＣＬ１
   ないしＣＬ２）が加えられるようにし、さらに別のＡＮ
   Ｄ−素子（Ｕ３）を設け、該別のＡＮＤ−素子を第１ス
   イッチング素子（ＦＦ１）の通常の出力側と接続し、該
   ＡＮＤ−素子の出力側を第２記憶素子（ＦＦ２）のデー
   タ入力側と接続し、この場合選択信号（ＡＷ）が第１記
   憶素子（ＦＦ１）のデータ入力側と別のＡＮＤ−素子（
   Ｕ３）の別の入力側とへ並列に導びかれるようにした特
   許請求の範囲第３項記載の切り換え装置。 ５、第１記憶素子（ＦＦ１）がセット入力側（Ｓ）を有
   し、該セット入力側を介して該第１記憶素子を第２記憶
   素子（ＦＦ２）の出力信号（＠Ａ２＠）の一方により、
   第２記憶素子そのものがセットされている限り、セット
   状態に保持するようにした特許請求の範囲第４項記載の
   切り換え装置。 ６、両方のクロックパルス信号列（ＣＬ１ないしＣＬ２
   ）をそれぞれの反転段（Ｎ１ないしＮ２）を介して、正
   のクロックパルス縁によりトリガされる第１ないし第２
   記憶素子 （ＦＦ１ないしＦＦ２）と接続して切り換え装置（ＵＳ
   ）を選択的に、クロックパルス信号列の下降縁の評価の
   ために調整した特許請求の範囲第４項または第５項記載
   の切り換え装置。 ７、復号される選択信号にもとづいて複数個のクロック
   パルス信号列を選択的に導通接続するように切り換え装
   置を構成し、この場合それぞれのクロックパルス列（Ｃ
   Ｌ＿ｎ）に個々に所属するスイッチング回路網（ＳＮ＿
   ｎ）を同様に構成するようにし、所属の選択信号（ＡＷ
   ＿ｎ）の記憶のために記憶素子（ＦＦ３＿ｎ）としてＤ
   −フリップフロップを前記スイッチング回路網が有する
   ようにし、該Ｄ−フリップフロップのクロックパルス入
   力側に所属のクロックパルス信号列が導びかれるように
   し、さらに導通接続のためにＡＮＤ−素子（Ｕ５＿ｎ）
   として構成される各スイッチング装置を設け、該スイッ
   チング装置はその入力側が所属の記憶素子（ＦＦ３＿ｎ
   ）の通常の出力側と接続されておりかつ所属のクロック
   パルス信号列（ＣＬ＿ｎ）が加えられるようにし、さら
   に各スイッチング回路網に別のＡＮＤ−素子（Ｕ４＿ｎ
   ）により構成される保持段を設け、該保持段の入力側を
   残りのスイッチング回路網の記憶素子の反転出力側（＠
   Ｑ＠）と接続し、該保持段の出力側をスイッチング回路
   網における記憶素子のリセット入力側（Ｒ）と接続した
   特許請求の範囲第３項記載の切り換え装置。 ８、各保持段（Ｕ４＿ｎ）が別の入力側を有しており、
   これらの入力側を共通に制御信号線路と接続し、該制御
   信号線路を介して切り換え装置に外部リセット信号（Ｒ
   ＥＳ）が導びかれるようにした特許請求の範囲第７項記
   載の切り換え装置。 ９、各スイッチング回路網（ＳＮ＿ｎ）に反転段（Ｎ３
   ）を設け、その入力側に所属のクロックパルス信号列（
   ＣＬ＿ｎ）を導びくようにし、出力側を相応の記憶素子
   （ＦＦ３＿ｎ）のクロックパルス入力側と接続し、該記
   憶素子をクロックパルスの正の立上り縁でトリガするよ
   うにした特許請求の範囲第７項または第８項記載の切り
   換え装置。 １０、ｎ個の入力からｍ個の出力を形成するデコーダ（
   ＤＥＣ）を設け、該デコーダの入力側にディジタル選択
   信号（ＡＷ１、ＡＷ２）を導びくようにし、出力側をそ
   れぞれスイッチング回路網（ＳＮ＿ｎ）の１つと接続し
   た特許請求の範囲第７項から第９項までのいずれか１項
   に記載の切り換え装置。