JPH02275534A - 系切替制御方式 - Google Patents

系切替制御方式

Info

Publication number
JPH02275534A
JPH02275534A JP1098119A JP9811989A JPH02275534A JP H02275534 A JPH02275534 A JP H02275534A JP 1098119 A JP1098119 A JP 1098119A JP 9811989 A JP9811989 A JP 9811989A JP H02275534 A JPH02275534 A JP H02275534A
Authority
JP
Japan
Prior art keywords
signal
frame
logic
data
transmitted
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP1098119A
Other languages
English (en)
Inventor
Yasuhiro Aso
麻生 泰弘
Naoyuki Izawa
井沢 直行
Yoshihiro Uchida
佳宏 内田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Fujitsu Ltd
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Priority to JP1098119A priority Critical patent/JPH02275534A/ja
Publication of JPH02275534A publication Critical patent/JPH02275534A/ja
Pending legal-status Critical Current

Links

Landscapes

  • Hardware Redundancy (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔手既要〕 二重化装置の何れか一方を選択して一重化装置に接続す
る系切替制御方式の改良に関し、一重化装置が二重化装
置を切替える場合に、二重化装置から伝達される制御情
報を極力正確に受信可能とすることを目的とし、 二重化装置のそれぞれから伝達される、自装置が現用お
よび予備の何れで動作するかを示す系選択信号を受信し
、二重化装置の何れの系を選択して一重化装置に接続す
るかを判定し、判定結果を出力する選択判定手段と、選
択判定手段が出力する判定結果に基づき、二重化装置の
それぞれから伝達される、一定周期のフレームから構成
されるデータの、各フレームの先頭を示すフレーム先頭
信号の、何れか一方を選択するフレーム先頭信号選択手
段と、選択判定手段が出力する判定結果に基づき、フレ
ーム先頭信号選択手段が選択するフレーム先頭信号に同
期した切替信号を出力する切替信号生成手段とを設け、
切替信号生成手段が出力する切替信号に基づき、二重化
装置の何れか一方と一重化装置との接続を制御する様に
構成する。
〔産業上の利用分野〕
本発明は、二重化装置の何れか一方を選択して一重化装
置に接続する系切替制御方式の改良に関する。
例えばディジタル交換機を構成するネットワーク、或い
は中央制御装置等の主要部は、高信頬性を確保する為に
二重化されており(以後この種の装置を二重化装置と総
称する)、一方が現用系として稼動し、他方が予備系と
して待機している場合が少なくない。
この種の二重化装置に、例えば一重化構成のPCN中継
線を、中継線インタフェース部等(この種の装置を一重
化装置と総称する)を介して収容する場合に、一重化装
置は二重化装置からの指示に基づき、何れか一方の系を
選択して一重化装置と接続する必要がある。
〔従来の技術〕
第6図は従来ある二重化装置と一重化装置との接続状態
の一例を示す図であり、第7図は従来ある装置間信号を
例示する図であり、第89図は従来ある切替制御部の一
例を示す図であり、第9図は第8図における信号変化過
程を例示する図である。
第6図において、二重化装置としてのディジタル交換機
のネットワークl (各県のネットワークを1−〇およ
び1−1と称する、以下同様)の各々に、一重化装置と
しての中w11′4fAインタフェース部2を介して、
一重化構成のPCN中継m3を収容する場合に、各ネッ
トワーク1−0および1−1からは、それぞれPCN中
!!線3に送出するデータ、および中m&1インタフェ
ース部2に対する制御情報を伝達するデータd (各ネ
ットワーク1−0および1−1からのデータをそれぞれ
doおよびd、と称する、以下同様)と、現用系および
予備系の何れで動作するかを示す系選択信号S0および
S、  (現用系を論理“1”、予備系を論理“0”に
より示す)とが、中41 線インタフェース部2に伝達
されている。
各系選択信号S0およびSlは、中継線インタフェース
部2に設けられた切替制御部201内のインバータ21
0および211、並びにゲート220および221によ
り受信される。
時点t、以前においては、ネットワーク1−0が現用系
として稼動し、ネットワーク1−1が予備系として待機
しており、第9図に示す如(系選択信号S0が論理“1
”に、また系選択信号S1が論理“0”に設定されてい
る。
かかる状態においては、ゲート220からの出力信号u
0は論理“1”に設定され、またゲート221からの出
力信号u、は論理“0”に設定され、SR型のフリップ
フロップ(FF)23に伝達される。
フリップフロップ(FF)23は、S端子に入力される
出力信号u0が論理“1”に設定され、R端子に入力さ
れる出力信号u1が論理“0”に設定されている状態で
は、Q端子からの出力信号Q+は論理“0”に設定され
、切替信号Xとしてセレクタ(SEL)24に伝達され
る。
セレクタ(SEL)24は、フリップフロップ(FF)
23から伝達される切替信号Xが論理″O″に設定され
ている場合には、ネットワーク1−0から伝達されるデ
ータd0を選択し、データdとして中継線インタフェー
ス部2内に伝達する。
データd0およびd、は、第7図に示す如く、それぞれ
複数のタイムスロット下S0乃至TS。
を含むフレームを、周期Tにより繰返し、各タイムスロ
ットTS0を構成する制御ビットC0乃至C1により、
それぞれ中継線インタフェース部2に対する制御情報を
伝達する。
中継線インタフェース部2には、伝達されるデータdの
各フレームの先頭から計数を開始し、各フレーム内のビ
ット位置を計数する為の計数回路202が設けられてお
り、各制御ビットC0乃至C1を抽出する。
時点1.においてネットワーク1−0が予備系となる為
に系選択信号S0を論理“O”に設定変更すると、切替
制御部201内のゲート221からの出力信号u、が論
理“1”に設定変更され、続いて時点t2にネットワー
ク1−1が現用系となる為に系選択信号S1を論理“1
”に設定変更すると、切替制御部201内のゲート22
0からの出力信号u0が論理“0”に設定変更される。
フリップフロップ(FF)23は、出力信号U。および
u、が共に論理“1”に設定される時点1、乃至t2に
おいては、出力信号qlを時点t、以前の状態(論理“
0”)に保持し、出力信号u0が論理“0”、出力信号
u、が論理“1”に設定される時点t2以降において出
力信号(11(=切替信号X)を論理“l”に設定する
セレクタ(SEL)24は、フリップフロップ(FF)
23から伝達される切替信号Xが論理“1”に設定され
ると、ネットワーク1−1から伝達されるデータd、を
選択し、データdとして中継線インタフェース部2内に
伝達する。
なお、各ネットワーク1−0および1−1から伝達され
るデータd0およびdlの各フレームは必ずしも同期し
ていない為、時点t2以前においてデータd0のフレー
ム先頭位置から計数を開始していた計数回路202は、
時点t2以降においてデータd、のフレーム内のビット
位置を正しく示すとは限らず、中継線インタフェース部
2内において制御ピントC0乃至C1を正確に抽出出来
なくなる。
やがて中継線インタフェース部2内にデータdとして伝
達されるデータd、のフレーム先頭が伝達されると、計
数回路202が計数を開始する為、以後計数回路は、デ
ータd、内のビット位置を正確に示すこととなり、制御
ビットC0乃至CIが正確に抽出されることとなる。
更に時点t3において、ネットワーク1−0が再び現用
系となる為に系選択信号S0を論理“1、”に設定変更
し、続く時点t4においてネットワーク1−1が予備系
となる為に系選択信号S1を論理“0”に設定変更する
と、切替制御部201内の出力信号u0が時点り、に論
理“1”に設定変更され、また出力信号U、が時点t4
に論理″O″に設定変更される為、フリップフロップ(
FF)23は時点t4に出力信号q+  (=切替信号
X)を再び論理“0”に設定し、その結果セレクタ(S
EL)24は、時点t4以降、再びネットワーク1−0
から伝達されるデータd0をデータdとして中継線イン
タフェース部2内に伝達する。
その結果、時点t4以前においてデータd、のフレーム
先頭位置から計数を開始していた計数回路202は、時
点t4以後、データd0のフレ−ム先頭位置が到着する
迄の間、データd0のフレーム内のビット位置を正しく
示すとは限らず、中継線インタフェース部2内において
制御ビットC0乃至C1を正確に抽出出来なくなる。
〔発明が解決しようとする課題〕
以上の説明から明らかな如く、従来ある中継線インタフ
ェース部2においては、ネットワーク1−〇および1−
1から伝達される系選択信号s0およびS、の論理値が
設定変更されると、直ちにデータdとして中継線インタ
フェース部2内に伝達するデータd0およびd、を切替
えていた為、新たにデータdとして選択されたデータd
0またはd、のフレーム先頭が到着する迄、最大−周期
Tの間、各フレームの非同期に起因して中継線インタフ
ェース部2に対する制御情報が正確に伝達されず、中8
1線インタフェース部2が正常に稼動しない状態が発生
する問題点があった。
本発明は、一重化装置が二重化装置を切替える場合に、
二重化装置から伝達される制御情報を掻刃正確に受信可
能とすることを目的とする。
〔課題を解決するための手段〕
第1図は本発明の原理を示す図である。
第1図において、100は本発明により設けられた選択
判定手段である。
200は、本発明により設けられたフレーム先頭信号選
択手段である。
300は、本発明により設けられた切替信号生成手段で
ある。
〔作用〕
選択判定手段100は、二重化装置のそれぞれから伝達
される、自装置が現用および予備の何れで動作するかを
示す系選択信号S0、Slを受信し、二重化装置の何れ
の系を選択して一重化装置に接続するかを判定し、判定
結果yを出力する。
フレーム先頭信号選択手段200は、選択判定手段10
0が出力する判定結果yに基づき、二重化装置のそれぞ
れから伝達される、一定周期のフレームから構成される
データのフレームの先頭を示すフレーム先頭信号f。s
f+ の何れか一方を選択する。
切替信号生成手段300は、選択判定手段100が出力
する判定結果yに基づき、フレーム先頭信号選択手段2
00が選択するフレーム先頭信号fJよびflの何れか
一方に同期した切替信号Xを出力する。
従って、切替信号生成手段が出力する切替信号に基づき
、二重化装置と一重化装置との切替接続を制御すること
により、新たに接続される二重化装置は常にフレームの
先頭からデータ信号を受信することとなり、切替直後か
ら、各フレーム内の信号のフレーム先頭からの位置が正
確に把握可能となる。
〔実施例〕
以下、本発明の一実施例を図面により説明する。
第2図は本発明の一実施例による二重化装置と一重化装
置との接続状態を示す図であり、第3図は本発明の一実
施例による装置間信号を示す図であり、第4図は本発明
の一実施例による切替制御部を示す図であり、第5図は
第4図における信号変化′3A程を例示する図である。
なお、全図を通じて同一符号は同一対象物を示す。
第2図においても、前述と同様に、二重化装置としてデ
ィジタル交換機のネットワーク1−0および1〜1が、
また一重化装置としてPCN中継腺3を収容する中継線
インタフェース部2が示されているが、各ネットワーク
1−0および1−1からは、それぞれPCN中継線3に
送出するデータ、および中継線インタフェース部2に対
する制御情婦を伝達するデータd。:8よびdlと、現
用系および予備系の何れで動作するかを示す系選択信号
S。およびsl との他に、それぞれフレーム先頭信号
f0およびf、が伝達されている。
各フレーム先頭信号f0および〔1は、それぞれデータ
d、またはd、の各フレームの先頭の一ビットの間、論
理“0”に設定され、それ以外の全フレーム間において
論理“1″に設定される。
第4図においては、第1図における選択判定手段100
としてインバータ210.211、ゲート220.22
1およびR3型のフリップフロップ(FF)23が切替
制御部201内に設けられ、また第1図におけるフレー
ム先頭信号選択手段200としてゲート250.251
および26が切替制御部201内に設けられ、更に第1
図における切替信号生成手段300としD型のフリップ
フロップ(FF)27が切替制御部201内に設けられ
てい名。
また第1図において選択判定手段100からフレーム先
頭信号選択手段200に伝達される判定結果yとして、
フリップフロップ(FF)23のQ端子およびQ′から
ゲー1−251およ・び250に各出力信号qlおよび
CI+  “が伝達され、また選択判定手段100から
切替信号生成手段300に伝達される判定結果yとして
、フリップフロップ(FF)23のQ端子からフリップ
フロップ(FF)27のD端子に出力信号q1が伝達さ
れている。更にネットワーク1−0および1−1からの
フレーム先頭信号f。およびf、は、それぞれゲート2
50および251に入力される。
第2図乃至第5図において、時点1.以前においては、
前述と同様に、ネットワーク1−0が現用系として稼動
し、ネットワーク1−1が予備系として待機しており、
第5図に示す如く系選択信号S0が論理“1”に設定さ
れ、系選択信号S。
が論理″0”に設定されている為、ゲート220からの
出力信号u0は論理“1”に設定され、またゲート22
1からの出力信号u、は論理“O”に設定され、SR型
のフリップフロップ(F F)23のQ端子からの出力
信号Q+は論理“0°に設定されてゲート250を遮断
状態に設定し、またQ°端子からの出力信号ql “は
論理“1”に設定されてゲート251を導通状態に設定
する。
従ってフレーム先頭信号f0は、導通状態に設定された
ゲート250を介してゲート26に伝達され、ゲート2
6により論理値反転され、クロック信号Cとしてフリッ
プフロップ(FF)27のCK端子に入力される。
その結果フリップフロップ(FF)27は、D端子に入
力される出力信号(It  (−論理“0”)を保持し
、Qi子から出力する出力信号q2を論理“0”に設定
し、切替信号Xとしてセレクタ(SEL)24に伝達す
る。
セレクタ(SEL)24は、フリップフロップ(FF)
27から伝達される切替信号Xが論理“0”に設定され
ている場合には、前述と同様に、ネットワーク1−〇か
ら伝達されるデータd0を選択し、データdとして中継
線インタフェース部2内に伝達する。
中継線インタフェース部2内の計数回路202は、前述
と同様に、伝達されるデータdの各フレームの先頭から
計数を開始し、各フレーム内のビット位置を計数し、各
制御ビットC0乃至Ctを抽出する。
時点1.においてネットワーク1−0が予備系となる為
に系選択信号S0を論理“0”に設定変更すると、切替
制御部201内の出力信号U、が前述と同様に論理“1
”に設定変更され、続いて時点t2にネットワーク1−
1が現用系となる為に系選択信号S、を論理“1”に設
定変更すると、切替制御部201内の出力信号u0が論
理“0”に設定変更され、フリップフロップ(FF)2
3からの出力信号q、を論理“1”に設定変更してゲー
ト251を導通状態に設定すると共に、出力信号q 、
  lを論理“O”に設定変更してゲート250を遮断
状態に設定する。
従ってフレーム先頭信号f0は、遮断状態に設定された
ゲート250によりゲート26に伝達され無くなり、代
わりにフレーム先頭信号f、が、導通状態に設定された
ゲート251を介してゲート26に伝達され、ゲート2
6により論理値反転され、クロック信号Cとしてフリッ
プフロップ(FF)27のCK端子に入力される。
その結果フリップフロップ(FF)27は、時点t2以
後、フレーム先頭信号f1が最初に論理“0”に設定さ
れる時点1.□に、即ちCK端子に入力されるクロック
信号Cが最初に論理“1”に設定される時点t12に、
D端子に人力される出力信号q1 (=論理“1”)を
設定し、Q端子から出力する出力信号qzを論理“1”
に設定し、切替信号Xとしてセレクタ(SEL)24に
伝達する。
セレクタ(SEL)24は、フリップフロップ(FF)
27から伝達される切替信号Xが、フレーム先頭信号f
1に同期して論理“1”に設定されると、ネットワーク
1−1から伝達されるデータd1をフレーム先頭信号f
1に同期して選択し、データdとして中継線インタフェ
ース部2内に伝達する。
その結果、時点t2以前においてデータdoのフレーム
先頭位置から計数を開始していた計数回路202は、時
点t2にデータd1のフレーム先頭位置から計数を開始
し、データd、のフレーム内のビット位置を最初から正
しく示し、中継線インタフェース部2内において制御ビ
ットC0乃至C1を正確に抽出可能とする。
更に時点t3において、ネットワーク1−0が再び現用
系となる為に系選択信号S0を論理“1”に設定変更し
、続いて時点t、にネットワーク1−1が再び予備系と
なる為に系選択信号s。
を論理“O”に設定変更すると、出力信号u0が時点t
3に論理“1”に設定変更され、また出力信号u、が時
点t、に論理“0”に設定変更される為、フリップフロ
ップ(FF)23は、時点t4に出力信号q、を再び論
理“0”に設定変更してゲート251を遮断状態に設定
すると共に、出力信号q+  ’を論理“1”に設定変
更してゲート250を導通状態に設定する。
従ってフレーム先頭信号f、は、遮断状態に設定された
ゲート251によりゲート26に伝達され無くなり、代
わりにフレーム先頭信号f0が、導通状態に設定された
ゲート250を介してゲート26に伝達され、ゲート2
6により論理値反転され、クロック信号Cとしてフリッ
プフロップ(FF)27のCK端子に入力される。
その結果フリップフロップ(FF)27は、時点t4以
隆にフレーム先頭信号f0が最初に論理“0”に設定さ
れる時点t13に、即ちCK端子に入力されるクロック
信号Cが最初に論理“1”に設定される時点t13に、
D端子に入力される出力信号q+  (−論理“O”)
を設定し、Q@子から出力する出力信号q2を論理“0
”に設定し、切替信号Xとしてセレクタ(SEL)24
に伝達スる。
セレクタ(SEL)24は、フリップフロップ(FF)
27から伝達される切替信号Xが、フレーム先頭信号f
0に同期して論理“0”に設定されると、ネットワーク
1−0から伝達されるデータd0をフレーム先頭信号f
0に同期して選択し、データdとして中継線インタフェ
ース部2内に伝達する。
その結果、時点t4以前においてデータd、のフレーム
先頭位置から計数を開始していた計数回路202は、時
点t4にデータd0のフレーム先頭位置から計数を開始
し、データd0のフレーム内のビット位置を最初から正
しく示し、中継線インタフェース部2内において制御ピ
ッ+’C6乃至C7を正確に抽出可能とする。
以上の説明から明らかな如く、本実施例によれば、切替
信号Xは新たに選択するネットワーク1から伝達される
フレーム先頭信号fに同期して論理値を設定する為、セ
レクタ(SEL)24は新たるこ選択したデータdを常
にフレームの先頭から中継線インタフェース部2内に伝
達し、計数回路202は最初からデータdの各フレーム
内のビット位置を正しく示すことが可能となり、制御ピ
ッ1”Co乃至C7の抽出が最初から誤り無く行われる
なお、第2図乃至第5図はあく迄本発明の一実施例に過
ぎず、例えば本発明の対象となる二重化装置および一重
化装置はそれぞれネットワーク1および中継線インタフ
ェース部2に限定されることは無く、他に幾多の変形が
考慮されるが、何れの場合にも本発明の効果は変わらな
い。また本発明の対象となるデータ信号、系選択信号お
よびフレーム先頭信号は、図示されるものに限定されぬ
ことは言う迄も無い。
〔発明の効果〕
以上、本発明によれば、切替信号生成手段が出力する切
替信号に基づき、二重化装置と一重化装置との切替接続
を制御することにより、新たに接続される二重化装置は
常にフレームの先頭からデータ信号を受信することとな
り、切替直後から、各フレーム内の信号のフレーム先頭
からの位置が正確に把握可能となり、二重化装置から一
重化装置に対する制御が誤り無く円滑に行われる。
【図面の簡単な説明】
第1図は未発明の原理を示す図、第2図は本発明の一実
施例による二重化装置と一重化装置との接続状態を示す
図、第3図は本発明の一実施例による装置間信号を示す
図、第4図は本発明の一実施例による切替制御部を示す
図、第5図は第4図における信号変化過程を例示する図
、第6図は従来ある二重化装置と一重化装置との接続状
態の一例を示す図、第7図は従来ある装置間信号を例示
する図、第8図は従来ある切替制御部の一例を示す図、
第9図は第8図における信号変化過程を例示する図であ
る。 図において、■はネットワーク、2は中継線インタフェ
ース部、3はPCN中継線、23はSR型のフリップフ
ロップ(FF)、24はセレクタ(SEL) 、26.
220.221.250および251はゲート、27は
D型のフリップフロップ(FF)、100は選択判定手
段、200はフレーム先頭信号選択手段、201は切替
制御部、202は計数回路、210および211はイン
バ本発明+’:、ra二土化装置と一重七袋五との接暁
メ犬態ち 2 図 太舟明による装置間・イ吉号 第3図 本亮日月のみ5里(2) 第 1  図 2ρ1 本尭日月1;よ3τ77讐売1jイタ円吾ρめ t+ 
図 (χノ 穿辷午図1’Jける信号変化過程 第 図 従来ある二重化装置と−を化装置とのsi秋態第 6 
目 従来ある褒I聞信号

Claims (1)

  1. 【特許請求の範囲】 二重化装置のそれぞれから伝達される、自装置が現用お
    よび予備の何れで動作するかを示す系選択信号(s_0
    、s_1)を受信し、前記二重化装置の何れの系を選択
    して一重化装置に接続するかを判定し、判定結果(y)
    を出力する選択判定手段(100)と、 前記選択判定手段(100)が出力する判定結果(y)
    に基づき、前記二重化装置のそれぞれから伝達される、
    一定周期のフレームから構成されるデータの、前記各フ
    レームの先頭を示すフレーム先頭信号(f_0、f_1
    )の、何れか一方を選択するフレーム先頭信号選択手段
    (200)と、前記選択判定手段(100)が出力する
    判定結果(y)に基づき、前記フレーム先頭信号選択手
    段(200)が選択するフレーム先頭信号(f_0およ
    びf_1の何れか一方)に同期した切替信号(x)を出
    力する切替信号生成手段(300)とを設け、 前記切替信号生成手段(300)が出力する切替信号(
    x)に基づき、前記二重化装置の何れか一方と前記一重
    化装置との接続を制御することを特徴とする系切替制御
    方式。
JP1098119A 1989-04-18 1989-04-18 系切替制御方式 Pending JPH02275534A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP1098119A JPH02275534A (ja) 1989-04-18 1989-04-18 系切替制御方式

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP1098119A JPH02275534A (ja) 1989-04-18 1989-04-18 系切替制御方式

Publications (1)

Publication Number Publication Date
JPH02275534A true JPH02275534A (ja) 1990-11-09

Family

ID=14211413

Family Applications (1)

Application Number Title Priority Date Filing Date
JP1098119A Pending JPH02275534A (ja) 1989-04-18 1989-04-18 系切替制御方式

Country Status (1)

Country Link
JP (1) JPH02275534A (ja)

Similar Documents

Publication Publication Date Title
JPH05289770A (ja) 同期装置及び同期方法
JPS61182321A (ja) 複数個の作動状態を有する、クロツク制御される装置の切り換え方法および回路装置
JPH0417496A (ja) デジタル交換装置
EP0616280A1 (en) Clock switcher circuit
EP0276076B1 (en) Digital signal switch
JPH02275534A (ja) 系切替制御方式
JPH04287458A (ja) シリアルインターフェースの伝送速度制御方式およびデータ伝送を行う装置
JP3930641B2 (ja) 現用系・予備系切替方法および切替装置
JP3229993B2 (ja) フレームパルス切替回路
JP2872036B2 (ja) 速度変換装置
JPH1168726A (ja) クロック切替え回路
JPH0438026A (ja) 受信データ同期回路
JPS6253530A (ja) Tdma通信装置の制御用情報発生回路
JPS6247723A (ja) 同期回路における切換方式
JPH04284038A (ja) クロック切替装置
JPH02156743A (ja) フレーム同期保護方式
JPS61242136A (ja) 自己診断方式
JPH03268530A (ja) 非同期回路のデータ乗せ換え方式
JPH0215735A (ja) クロック選択回路
JPH06303132A (ja) サンプリング同期監視回路
JPH01252021A (ja) 信号選択回路
JPS63120355A (ja) バスインタ−フエ−ス回路
JPH01307342A (ja) データ端末装置
JPH0786788B2 (ja) クロック切替装置
JPS6220450A (ja) バツフアメモリ制御方式