JP3427336B2 - フレームフォーマット変換回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、入力信号のフレーム形
式を変換した後に出力信号として出力するフレームフォ
ーマット変換回路に係わり、特に複数の入力信号に対し
て一つの出力信号を出力するフレームフォーマット変換
回路に関するものである。

【０００２】

【従来の技術】従来、フレームフォーマット変換回路と
しては、例えば通信装置に用いられているものが知られ
ている。このフレームフォーマット変換回路では、一つ
の伝送路から所定のフレーム形式を有する入力信号を受
け取ると、その入力信号のフレーム形式を他のフレーム
形式に変換して出力信号として他の伝送路へ出力するよ
うになっている。ところで、近年では、例えば冗長構成
に対応するフレームフォーマット変換回路のように、複
数の入力信号に対して一つの出力信号を出力するものが
ある。冗長構成とは、与えられた仕事を行う手段を二つ
以上備え、一つの手段に不具合が発生しても他の手段で
与えられた仕事を行うように構成されたもので、この冗
長構成に対応するフレームフォーマット変換回路とし
て、例えば図３に示すように、０系に対応する変換手段
４１と、１系に対応する変換手段４２と、選択手段４３
とを備えてなるものがある。

【０００３】０系に対応する変換手段４１は、図示しな
い伝送路（例えばインタフェース回路等の外部回路）か
ら受け取った０系入力信号DA0(1-n)のフレーム形式を変
換するもので、書き込みアドレスと読み出しアドレスと
を相違させることによりフレーム形式の変換を行うデュ
アルポートＲＡＭ４１ａを備えているものである。１系
に対応する変換手段４２は、０系に対応する変換手段４
１と同様にデュアルポートＲＡＭ４２ａを備え、図示し
ない伝送路からの１系入力信号DA1(1-n)のフレーム形式
を変換するものである。選択手段４３は、選択回路等か
らなるもので、図示しない制御回路（例えば、ＣＰＵ
等）からの選択信号（以下、0/1SEL信号と称する）に従
って、０系に対応する変換手段４１と１系に対応する変
換手段４２とによる変換結果のいずれか一方を選択し、
その選択結果を出力信号DO(1-n) として図示しない伝送
路（例えば出力側の外部回路）へ出力するものである。

【０００４】このようなフレームフォーマット変換回路
では、伝送路から０系入力信号DA0(1-n)と１系入力信号
DA1(1-n)とを同時に受け取ると、０系に対応する変換手
段４１により０系入力信号DA0(1-n)のフレーム形式が変
換され、また１系に対応する変換手段４２により１系入
力信号DA1(1-n)のフレーム形式が変換される。そして、
選択手段４３では、これらの変換結果のいずれか一方を
0/1SEL信号に従って選択して、出力信号DO(1-n) として
出力する。このようにして、０系と１系との二つの入力
信号に対して一つの出力信号が出力される。

【０００５】

【発明が解決しようとする課題】ところが、このような
フレームフォーマット変換回路では、０系入力信号DA0
(1-n)と１系入力信号DA1(1-n)とのフレーム形式を別々
に変換するので、０系に対応する変換手段４１と１系に
対応する変換手段４２とがそれぞれ必要となってしま
い、そのために回路全体の構成が大きくなり回路の小型
化を損なう一因となっている。また、０系に対応する変
換手段４１及び１系に対応する変換手段４２、即ち二つ
のデュアルポートＲＡＭ４１ａ、４２ａを備えているた
め、これらの制御が複雑になってしまうとともに、消費
電力を多く費やしてしまう。つまり、一つの出力信号DO
(1-n) を出力するための選択が、効率の悪いものとなっ
ている。

【０００６】さらに、このようなフレームフォーマット
変換回路では、０系に対応する変換手段４１と１系に対
応する変換手段４２とがそれぞれフレーム形式の変換を
行った後に、選択手段４３が選択を行うので、例えば選
択手段４３に不具合が発生した場合には、0/1SEL信号に
従った正しい選択が行われているか否かが判断できず、
結果として選択動作の正常性を確認することができな
い。そこで、本発明は、複数の入力信号に対して一つの
出力信号を効率よく、かつ確実に出力することが可能な
フレームフォーマット変換回路を提供することを目的と
する。

【０００７】

【課題を解決するための手段】本発明は、上記目的を達
成するために案出されたフレームフォーマット変換回路
で、入力信号を受け取って、その入力信号のフレーム形
式を他のフレーム形式に変換して出力信号として出力す
るフレームフォーマット変換回路において、前記入力信
号を複数受け取った際に、その複数の入力信号の中から
いずれか一つの入力信号を選択する選択手段と、この選
択手段で選択された入力信号のフレーム形式を変換して
前記出力信号とする変換手段とを備えてなり、前記選択
手段は、少なくとも、前記複数の入力信号のそれぞれに
ついての各切替えタイミング信号の中から前記一つの入
力信号についての切替えタイミング信号を選択する選択
回路と、外部から与えられる選択信号を前記選択回路が
選択した切替えタイミング信号に合わせてラッチするラ
ッチ回路とを有し、前記ラッチ回路でラッチされた後の
選択信号に従って前記一つの入力信号を選択するように
構成されたものであることを特徴とする。

【０００８】また、前記変換手段で変換された前記出力
信号が前記複数の入力信号の中のどの入力信号を変換し
たものであるかを認識する認識手段が設けられたもので
あってもよい。

【０００９】

【作用】上記構成のフレームフォーマット変換回路によ
れば、複数の入力信号を同時に受け取ると、選択手段で
は、これらの複数の入力信号の中からいずれか一つの入
力信号を選択する。このとき、選択手段では、その一つ
の入力信号についての切替えタイミング信号を選択回路
が選択し、さらには外部から与えられる選択信号をラッ
チ回路がその切替えタイミング信号に合わせてラッチす
るので、そのラッチ後の選択信号に従って一つの入力信
号を選択する。すなわち、一つの入力信号を選択は、そ
の一つの入力信号についての切替えタイミング信号によ
るタイミングに合わせて行われる。そして、変換手段で
は、この選択手段により選択された入力信号のフレーム
形式を変換して、出力信号として出力する。従って、こ
のフレームフォーマット変換回路では、複数の入力信号
を受け取った場合であっても、複数の入力信号の中から
一つの入力信号を選択した後にフレーム形式の変換を行
い、変換後の信号を出力信号として出力することにな
る。

【００１０】また、認識手段を設ければ、この認識手段
によって出力信号が複数の入力信号の中のどの入力信号
を変換したものであるか認識される。従って、この認識
手段による認識結果を基に、出力信号が所望する入力信
号のフレーム形式を変換したものであるか否かが確認さ
れる。

【００１１】

【実施例】以下、図面に基づき本発明に係わるフレーム
フォーマット変換回路の一実施例について説明する。但
し、ここでは、冗長構成に対応するフレームフォーマッ
ト回路であり、０系及び１系の二つの入力信号に対し
て、一つの出力信号を出力するものについて説明する。

【００１２】本実施例のフレームフォーマット変換回路
は、図１に示すように、選択手段１０と、変換手段２０
と、認識手段３０とを備えて構成されたものである。ま
た、このフレームフォーマット変換回路には、図示しな
いインタフェース回路等の外部回路から、０系と１系と
の二つの入力信号（０系；DA0(1-n)、１系；DA1(1-n)）
と、それぞれのフレーム位相を示すフレームパルス信号
（０系；FP0、１系；FP1 ）と、それぞれのビット位相
を示すクロック信号（０系；CLK0、１系；CLK1）とが送
られてくるようになっており、さらに図示しないＣＰＵ
等の制御回路から０系と１系との選択を指示する0/1SEL
信号が送られてくるようになっている。

【００１３】選択手段１０は、０系入力信号DA0(1-n)と
１系入力信号DA1(1-n)とのいずれか一方を、0/1SEL信号
に従って選択するものであり、０系フレームカウンタ回
路（図中、F CNT と示す）１１と、１系フレームカウン
タ回路１２と、第１の選択回路（図中、SEL と示す）１
３と、第２の選択回路１４と、第３の選択回路１５と、
ラッチ回路（図中、LTと示す）１６とを備えてなるもの
である。

【００１４】０系フレームカウンタ回路１１は、インタ
フェース回路等の外部回路と接続するものであり、この
外部回路から０系フレームパルス信号FP0 と０系クロッ
ク信号CLK0を受け取って、０系書き込みタイミング信号
WR0 と０系切替えタイミング信号SELT0 とを生成するも
のである。１系フレームカウンタ回路１２は、０系フレ
ームカウンタ回路１１と同様に外部回路と接続するもの
であり、この外部回路から１系フレームパルス信号FP1
と１系クロック信号CLK1を受け取って、１系書き込みタ
イミング信号WR1 と１系切替えタイミング信号SELT1 と
を生成するものである。

【００１５】第１の選択回路１３は、０系フレームカウ
ンタ回路１１と１系フレームカウンタ回路１２とＣＰＵ
等の制御回路とに接続するものであり、０系切替えタイ
ミング信号SELT0 と１系切替えタイミング信号SELT1 と
のいずれか一方を、0/1SEL信号に従って選択するもので
ある。第２の選択回路１４は、０系フレームカウンタ回
路１１と１系フレームカウンタ回路１２とラッチ回路１
６とに接続するものであり、０系書き込みタイミング信
号WR0 と１系書き込みタイミング信号WR1 とのいずれか
一方を、後述するラッチ回路１６からのW0/1SEL 信号に
従って選択するものである。

【００１６】第３の選択回路１５は、インタフェース回
路等の外部回路とラッチ回路１６とに接続するものであ
り、この外部回路からの０系入力信号DA0(1-n)と１系入
力信号DA1(1-n)とのいずれか一方を、ラッチ回路１６か
らのW0/1SEL 信号に従って、書き込み信号WDA(1-n)とし
て選択するものである。ラッチ回路１６は、選択回路１
３とＣＰＵ等の制御回路とに接続するものであり、この
制御回路からの0/1SEL信号を、選択回路１３で選択され
た切替えタイミング信号（SELT0 またはSELT1 ）に合わ
せてラッチして、W0/1SEL 信号を生成するものである。
そして、このラッチ回路１６では、W0/1SEL 信号を、第
２の選択回路１４と第３の選択回路１５と後述する認識
手段３０の垂直パリティ生成回路３１とに送出するよう
になっている。

【００１７】変換手段２０は、選択手段１０により選択
された入力信号（DA0(1-n)またはDA1(1-n)）にフレーム
形式の変換を行って、出力信号DO(1-n) として出力する
ものであり、書き込みアドレス生成回路（図中、WAD CO
NTと示す）２１と、デュアルポートＲＡＭ２２と、フレ
ームカウンタ回路２３と、読み出しアドレス生成回路
（図中、RAD CONTと示す）２４とを備えてなるものであ
る。書き込みアドレス生成回路２１は、第２の選択回路
１４に接続するものであり、この第２の選択回路１４に
より選択された書き込みタイミング信号（WR0 またはWR
1 ）に基づき、書き込みアドレス信号WAD1-nを生成する
ものである。

【００１８】デュアルポートＲＡＭ２２は、その入力端
子DI1-n が第３の選択回路１５に、またアドレス端子WA
DI1-m が書き込みアドレス生成回路２１に、それぞれ接
続しているものであり、書き込みアドレス生成回路２１
で生成された書き込みアドレス信号WAD1-nに基づき、第
３の選択回路１５からの書き込み信号WDA(1-n)が書き込
まれるようになっている。また、このデュアルポートＲ
ＡＭ２２には、後述するように、アドレス端子RADI1-m
に読み出しアドレス生成回路２４が、またチェック入力
端子DIn+1 に認識手段３０の垂直パリティ生成回路３１
が、さらにチェック出力端子DOn+1 に認識手段３０のパ
リティチェック回路３３がそれぞれ接続されている。つ
まり、デュアルポートＲＡＭ２２は、書き込みアドレス
と読み出しアドレスとを相違させることにより、書き込
まれた信号のフレーム形式を変換して出力するものであ
る。

【００１９】フレームカウンタ回路２３は、例えばイン
タフェース回路等の出力側の外部回路に接続するもので
あり、この外部回路からのフレームパルス信号FP及びク
ロック信号CLK より、読み出しタイミング信号RRと切替
えタイミング信号RSELT とを生成するものである。読み
出しアドレス生成回路２４は、フレームカウンタ回路２
３と接続するものであり、このフレームカウンタ回路２
３からの読み出しタイミング信号RRに基づき読み出しア
ドレス信号RAD1-mを生成し、この読み出しアドレス信号
RAD1-mをデュアルポートＲＡＭ２２のアドレス端子RADI
1-m に送出するものである。尚、この読み出しアドレス
信号RAD1-mによって、デュアルポートＲＡＭ２２の出力
端子DO1-n から出力信号DO(1-n) が出力されるようにな
っている。

【００２０】認識手段３０は、変換手段２０で変換され
た出力信号DO(1-n) がどの入力信号（DA0(1-n)またはDA
1(1-n)）を変換したものであるかを認識するものであ
り、垂直パリティ生成回路（図中、PTY GEN と示す）３
１と、ラッチ回路３２と、パリティチェック回路（図
中、PTY CHK と示す）３３とを備えてなるものである。
垂直パリティ生成回路３１は、第３の選択回路１５とラ
ッチ回路１６とに接続するものであり、第３の選択回路
１５からの書き込み信号WDA(1-n)に追加するパリティビ
ットを演算により求め、その演算結果をデュアルポート
ＲＡＭ２２の入力端子DI1+n へ送出して格納させるもの
である。但し、この垂直パリティ生成回路３１では、例
えばラッチ回路１６からのW0/1SEL 信号が、０系を指示
するものであれば偶数パリティを、また１系を指示する
ものであれば奇数パリティを、それぞれ書き込み信号WD
A(1-n)に追加するようになっている。

【００２１】ラッチ回路３２は、フレームカウンタ回路
２３及びＣＰＵ等の制御回路に接続するものであり、フ
レームカウンタ回路２３からの切替えタイミング信号RS
ELTのタイミングに合わせて、前記制御回路からの0/1SE
L信号をラッチして、R0/1SEL 信号を生成するものであ
る。パリティチェック回路３３は、ラッチ回路３２及び
デュアルポートＲＡＭ２２のチェック出力端子DOn+1 に
接続するものであり、このチェック出力端子DOn+1から
のパリティビットを基に、デュアルポートＲＡＭ２２か
ら出力される出力信号D0(1-n) に対してパリティチェッ
クを行うものである。但し、このパリティチェック回路
３３では、例えばラッチ回路３２からのR0/1SEL 信号
が、０系を指示するものであれば偶数パリティが、また
１系を指示するものであれば奇数パリティが、それぞれ
書き込み信号WDA(1-n)に追加されていると判断し、その
判断結果、即ち、偶数パリティによるパリティチェック
を行うか、或いは奇数パリティによるパリティチェック
を行うかによって、出力信号D0(1-n) が０系と１系との
どちらの入力信号を変換したものであるかを認識するよ
うになっている。

【００２２】次に、以上のように構成されたフレームフ
ォーマット変換回路の動作例について、図２を参照して
説明する。但し、ここでは、０系入力信号DA0(1-n)及び
１系入力信号DA1(1-n)に対して、選択する信号を０系入
力信号DA0(1-n)から１系入力信号DA1(1-n)へ切り替える
場合の動作例について説明する。

【００２３】インタフェース回路等の外部回路から０系
入力信号DA0(1-n)が送られてくると（ステップ１０１、
以下ステップをＳと略す）、０系フレームカウンタ回路
１１では、前記０系入力信号DA0(1-n)に同期した０系フ
レームパルス信号FP0 と（Ｓ１０２）、０系クロック信
号CLK0とより、０系切替えタイミング信号SELT0 を生成
する（Ｓ１０３）。一方、これと同様に外部回路から１
系入力信号DA1(1-n)が送られてくると（Ｓ１０４）、１
系フレームカウンタ回路１２では、前記１系入力信号DA
1(1-n)に同期した１系フレームパルス信号FP1 と（Ｓ１
０５）、１系クロック信号CLK1とより、１系切替えタイ
ミング信号SELT1 を生成する（Ｓ１０６）。

【００２４】ここで、ＣＰＵ等の制御回路からの0/1SEL
信号が、０系（ローレベル）から１系（ハイレベル）を
選択するように切り替えられると（Ｓ１０７）、この0/
1SEL信号に従って、第１の選択回路１３において選択さ
れる信号が０系切替えタイミング信号SELT0 から１系切
替えタイミング信号SELT1 へ切り替えられる。１系切替
えタイミング信号SELT1 へ切り替えられると、ラッチ回
路１６では、この１系切替えタイミング信号SELT1 のタ
イミングに合わせて、０系（ローレベル）と１系（ハイ
レベル）とを切り替えるW0/1SEL 信号を生成する（Ｓ１
０８）。

【００２５】ラッチ回路１６でW0/1SEL 信号が生成され
ると、第３の選択回路１５では、このW0/1SEL 信号に従
って、選択する信号を０系入力信号DA0(1-n)から１系入
力信号DA1(1-n)へ切り替える。また、第２の選択回路１
４で、W0/1SEL 信号に従って０系書き込みタイミング信
号WR0 から１系書き込みタイミング信号WR1 への切り替
えが行われ、さらに、書き込みアドレス生成回路２１
で、第２の選択回路１４による切り替えに基づき、書き
込みアドレス信号WAD1-nが生成される。従って、デュア
ルポートＲＡＭ２２には、W0/1SEL 信号が０系（ローレ
ベル）である場合に、０系入力信号DA0(1-n)が書き込み
信号WDA(1-n)として書き込まれ、また、W0/1SEL 信号が
１系（ハイレベル）である場合に、１系入力信号DA1(1-
n)が書き込み信号WDA(1-n)として書き込まれる（Ｓ１０
９）。尚、図中において、斜線部分はフレーム形式の変
換に関係のない部分、即ちフレーム形式の変換が行われ
ない部分を示す。

【００２６】このとき、垂直パリティ生成回路３１で
は、この書き込み信号WDA(1-n)に追加するパリティビッ
トを求め、デュアルポートＲＡＭ２２に格納させる。即
ち、垂直パリティ生成回路３１では、W0/1SEL 信号が０
系（ローレベル）である場合に偶数パリティを、また、
W0/1SEL 信号が１系（ハイレベル）である場合に奇数パ
リティをそれぞれ書き込み信号WDA(1-n)に追加して、デ
ュアルポートＲＡＭ２２に格納させる。

【００２７】デュアルポートＲＡＭ２２に書き込み信号
WDA(1-n)が書き込まれると、続いて、フレームカウンタ
回路２３では、出力側の外部回路からのフレームパルス
信号FPと（Ｓ１１０）、クロック信号CLK とより、読み
出しタイミング信号RRを生成する。読み出しタイミング
信号RRが生成されると、読み出しアドレス生成回路２４
では、この読み出しタイミング信号RRに基づき読み出し
アドレス信号RAD1-mを生成し、デュアルポートＲＡＭ２
２のアドレス端子RADI1-m に送出する。そして、デュア
ルポートＲＡＭ２２では、書き込まれている書き込み信
号WDA(1-n)を、読み出しアドレス生成回路２４からの読
み出しアドレス信号RAD1-mに従って取り出して、出力信
号DO(1-n) として出力側の外部回路へ出力する（Ｓ１１
１）。即ち、デュアルポートＲＡＭ２２によって、書き
込み信号WDA(1-n)のフレーム形式が変換されて、出力信
号DO(1-n) として出力される。

【００２８】また、これと同時に、フレームカウンタ回
路２３は、フレームパルス信号FPとクロック信号CLK と
より、切替えタイミング信号RSELT を生成する。切替え
タイミング信号RSELT が生成されると、ラッチ回路３２
では、この切替えタイミング信号RSELT のタイミングに
合わせて0/1SEL信号をラッチしてR0/1SEL 信号を生成し
（Ｓ１１２）、パリティチェック回路３３へ送出する。
パリティチェック回路３３では、ラッチ回路３２からの
R0/1SEL 信号が０系（ローレベル）であれば、書き込み
信号WDA(1-n)に偶数パリティが追加されていると判断
し、偶数パリティによるパリティチェックを行う。ま
た、R0/1SEL 信号が１系（ハイレベル）であれば、奇数
パリティが追加されていると判断し、奇数パリティによ
るパリティチェックとを行う。

【００２９】このパリティチェックにより、パリティチ
ェック回路３３では、フレーム形式の変換に誤りがあっ
た場合にそれを検出し、例えばＣＰＵ等の制御回路にア
ラームALM を送出して誤りの発生を知らせる。また、パ
リティチェック回路３３では、偶数パリティか或いは奇
数パリティかによって、出力信号DO(1-n) が０系入力信
号DA0(1-n)と１系入力信号DA1(1-n)とのどちらを変換し
たものであるかを認識する。従って、例えば0/1SEL信号
による指示と異なる入力信号が選択され出力信号DO(1-
n) として出力された場合であっても、パリティチェッ
ク回路３３によるパリティチェックの結果、出力信号DO
(1-n) の異なることが確認される。即ち、パリティチェ
ック回路３３での認識により、出力信号DO(1-n) が0/1S
EL信号に従って正しい選択されたものか否かが確認され
る。

【００３０】このように本実施例のフレームフォーマッ
ト変換回路は、選択手段１０が０系入力信号DA0(1-n)と
１系入力信号DA1(1-n)とのいずれか一方を選択し、その
選択された入力信号に対して変換手段２０がフレーム形
式の変換を行い、出力信号DO(1-n) として出力するよう
になっている。従って、フレーム形式の変換を行う前に
０系と１系とのどちらかの入力信号を選択するので、０
系と１系と別々にフレーム形式の変換を行う必要がなく
なり、結果として従来に比べて回路の小型化に容易に対
応でき、かつフレーム形式の変換を単純な制御で行うこ
とができ、また消費電力を節約できる。即ち、従来に比
べて効率良く出力信号DO(1-n) の出力を行うことができ
るという効果を奏する。

【００３１】また、本実施例のフレームフォーマット変
換回路は、偶数パリティか奇数パリティかの相違を利用
することにより、認識手段３０において出力信号DO(1-
n) が０系入力信号DA0(1-n)と１系入力信号DA1(1-n)と
のどちらを変換したものであるかを認識するようになっ
ている。従って、この認識手段による認識結果を基に、
出力信号DO(1-n) が0/1SEL信号に従って正しく選択され
たものか否か、即ち出力信号DO(1-n) が所望する入力信
号のフレーム形式を変換したものであるか否かを確認す
ることができるので、結果として従来に比べて確実に出
力信号DO(1-n) の出力を行うことができるという利点が
生じる。

【００３２】尚、本実施例では、入力信号が０系と１系
との二つである場合について説明したが、例えば、選択
手段１０の選択回路を増やせば、より多い数の入力信号
の中から一つを選択して、出力信号として出力すること
も実施可能である。また、本実施例では、冗長構成に対
応し０系と１系との二つの入力信号に対して一つの出力
信号を出力する場合について説明したが、この冗長構成
に限定するものではなく、例えば、全く異なる複数の入
力信号の中からいずれか一つを選択して、出力信号を出
力する場合であっても適用することができる。

【００３３】

【発明の効果】以上に説明したように、本発明のフレー
ムフォーマット変換回路は、選択手段が複数の中からい
ずれか一つの入力信号を選択し、その選択された入力信
号に対して変換手段がフレーム形式の変換を行い、出力
信号として出力するようになっている。従って、フレー
ム形式の変換を行う前に入力信号の選択を行うので、複
数の入力信号毎にフレーム形式の変換を行う必要がなく
なり、従来に比べて回路の小型化に容易に対応でき、か
つフレーム形式の変換を単純な制御で行うことができ、
また消費電力を節約できる。即ち、従来に比べて効率良
く出力信号を出力できるという効果を奏する。

【００３４】また、認識手段を設ければ、この認識手段
において出力信号がどの入力信号を変換したものである
かを認識するので、出力信号が所望する入力信号を変換
したものであるか否かを確認でき、結果として従来に比
べて確実に出力信号を出力できるという効果を奏する。

【図面の簡単な説明】

【図１】本発明に係わるフレームフォーマット変換回路
の一実施例の概略構成を示す回路図である。

【図２】図１のフレームフォーマット変換回路における
動作例を示す波形図である。

【図３】従来例のフレームフォーマット変換回路の概略
構成を示す回路図である。

【符号の説明】

１０ 選択手段 ２０ 変換手段 ３０ 認識手段

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H04L 29/06 H04L 29/14

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】 入力信号を受け取って、該入力信号のフ
   レーム形式を他のフレーム形式に変換して出力信号とし
   て出力するフレームフォーマット変換回路において、 前記入力信号を複数受け取った際に、その複数の入力信
   号の中からいずれか一つの入力信号を選択する選択手段
   と、 該選択手段で選択された入力信号のフレーム形式を変換
   して前記出力信号とする変換手段とを備えてなり、 前記選択手段は、少なくとも、 前記複数の入力信号のそれぞれについての各切替えタイ
   ミング信号の中から前記一つの入力信号についての切替
   えタイミング信号を選択する選択回路と、 外部から与えられる選択信号を前記選択回路が選択した
   切替えタイミング信号に合わせてラッチするラッチ回路
   とを有し、 前記ラッチ回路でラッチされた後の選択信号に従って前
   記一つの入力信号を選択するように構成されたものであ
   る ことを特徴とするフレームフォーマット変換回路。
2. 【請求項２】 前記変換手段で変換された前記出力信号
   が前記複数の入力信号の中のどの入力信号を変換したも
   のであるかを認識する認識手段が設けられたことを特徴
   とする請求項１記載のフレームフォーマット変換回路。