JPS63131743A

JPS63131743A - 受信タイミング切替制御方式

Info

Publication number: JPS63131743A
Application number: JP61276742A
Authority: JP
Inventors: Tatsuhiro Ono; 小野　龍宏
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1986-11-21
Filing date: 1986-11-21
Publication date: 1988-06-03
Anticipated expiration: 2011-10-09
Also published as: JP2540824B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明はサービス統合ディジタル網（以下、ｌ５ＤＮと
呼称する）ユーザ網インタフェースの網終端装置（以下
、ＮＴと呼称する）の受信タイミング切替制御方式に関
するものである。

〔従来の技術〕

ｌ５ＤＮの基本アクセスユーザ網インタフェースの伝送
特性（Ｌｄ７ｅｒ　１）規定はＣＣＩＴＴの勧告Ｉ。

４３０に示されている。この勧告によれば、ＮＴがサポ
ートするインタフェースの接続構成として、短距離受動
バス接続と１対１接続および延長受動バス接続があり、
それぞれの接続構成において、ＮＴでの送信−受信フレ
ーム間の遅延範囲が２ビツトのオフセット遅延を含めて
次のように規定されている。

ａ）短距離受動バス接続では遅延範囲は１０〜１４μｓｂ）　　１対１接続では遅延範囲は１０〜４２μＳＣ）延長受動バス接続では遅延範囲は１０〜４２μＢさらに端末間の伝送遅延差０〜１．４μＳそして、この
ＮＴでの入力遅延特性から短距離受動バス接続用ＮＴで
の信号受信は、送出クロックに対して一定の遅延を与え
た受信クロックによる固定サンプリング方式が考えられ
、一方、１対１接続用ＮＴあるいは延長受動バス接続用
ＮＴではディジタル位相追従回路（以下、ＤＰＬＬ回路
と呼称する）などによる可変タイミング方式が考えられ
ている。

また、１対１接続および短距離受動バス接続の両方に使
用されるＮＴでは可変タイミング方式が示されてお９、
そのために、バス接続での伝送遅延範囲は１０〜１２．
５μ膳と固定サンプリング方式に比べて制限されている
。

そこで、これらの接続構成をすべて満足するために短距
離受動バス接続用の受信タイミング系として、送出クロ
ックに対して、一定の遅延を与えた受信クロックによる
固定サンプリング回路を有し、さらに、この固定サンプ
リングによるフレーム同期回路を有し、また、１対１接
続および延長受動バス接続用の受信タイミング系として
ＤＰＬＬ回路を有し、さらに、このＤＰＬＬ回路による
フレーム同期回路を有し、そして、これらの固定サンプ
リングによるフレーム同期確立信号とＤＰＬＬ回路によ
るフレーム同期確立信号との状態によシ、信号受信に用
いるクロックを固定サンプリングのクロックか、ＤＰＬ
Ｌ回路出力のクロックかを切替える制御方式がある。

そのブロック構成を第５図に示し、また、この受信タイ
ミングの制御処理の流れを第６図に示す。

第５図において、１はＤＰＬＬ回路、２は送出クロック
に一定の遅延を与えたクロックでの固定サンプリングす
る回路であり、またこの固定サンプリングによるフレー
ム同期回路である。３はＤＰＬＬ回路１によるフレーム
同期回路、４はクロック切替制御回路、５は多重化回路
、６は分離回路、７は符号化回路、８は復号回路、９は
ドライバ、１０はレシーバである。

１１は送信信号（ＮＲＺ　）、１２は送信信号（ＡＭＩ
）を示し、１３は下りバス線路、１４は上りバス線路を
示す。また、１５は受信信号（ＡＭＩ）、１６は受信信
号（ＮＲＺ）、１７は固定サンプリングによるフレーム
同期確立信号、１ＢはＤＰＬＬ回路１によるフレーム同
期確立信号、１９はＤＰＬＬ出力クロック、２０は選択
された信号受信用クロック（１９２ＫＨｚ）、２１は固
定サンプリングクロック（送信用クロック（１９２ＫＨ
ｚ））である。

また、Ｂｌ、Ｂ２は情報信号を示し、Ｄは信号チャンネ
ルを示す。なお、σ）は送信を意味し、（８）は受信を
意味する。

そして、短距離受動バス接続用の受信タイミングとし【
送出クロックに一定の遅延を与えたクロックでの固定サ
ンプリングする回路とこの固定サンプリングによるフレ
ーム同期回路２を有し、また、１対１接続および延長受
動バス接続用の受信タイミングとしてＤＰＬＬ回路１と
このＤＰＬＬ回路１によるフレーム同期回路３ｆ：有し
、また、固定サンプリングによるフレーム同期確立信号
１７とＤＰＬＬ回路１によるフレーム同期確立信号１８
との状態によって、信号受信用クロック２０として固定
サンプリングクロック２１か、ＤＰＬＬ出力クロツク１
９かを切替えるように構成されている。

このように構成された受信タイミング切替制御方式は、
システム立上げ時（電源立上げ時）に、固定サンプリン
グによるフレーム同期確立信号１７とＤＰＬＬ回路１に
よるフレーム同期確立信号１８を入力して、固定サンプ
リングによるフレーム同期が先に確立すると、受信クロ
ックとして固定サンプリング系クロックに設定し、固定
サンプリングによるフレーム同期が確立していなくて、
ＤＰＬＬ回路１によるフレーム同期が確立していれば、
受信クロックとしてＤＰＬＬ回路１によるクロックに設
定し、どちらのフレーム同期も確立していなければフレ
ーム同期はずれとして上記制御を繰９返すものである。

以上の動作における受信タイミングの制御処理の流れを
第６図のフローチャートに示す。

〔発明が解決しようとする問題点〕

上述した従来の受信タイミング切替制御方式では、延長
受動パス構成のとき、その構成がＮＴに１番近い端末の
接続位置が、固定サンプリングでフレーム同期が確立す
る位置で、ＮＴに１番遠い端末の接続位置が固定サンプ
リングでフレーム同期が確立しない位置の場合において
、電源立上げ時、ＮＴに１番近い位置だけに端末が接続
されているとき、受信クロックは固定サンプリング系ク
ロックとなるが、その後、ＮＴに１番遠い位置に端末が
追加接続されたとき、その固定サンプリングのフレーム
同期回路はＮＴから１番近い端末の信号レベルの影響が
大きいと、同期確立のままで保持される。そして、この
とき、後で追加されたＮＴに１番遠い端末は、固定サン
プリングでは正しく信号を受信できない位置となるので
、正常な信号伝送が行なえないという問題点があった。

また、逆に、もし、ＮＴに１番遠い端末を接続したとき
に、固定サンプリングによるフレーム同期がはずれたと
きは今まで通信中であったＮＴに１番近い端末で、その
受信クロックが固定クロック系からＤＰＬＬ系に切替わ
るとき、伝送エラーを生じることになるという問題点が
あった。

〔問題点を解決するための手段〕

本発明の受信タイミング切替制御方式は、固定サンプリ
ングによるフレーム同期確立信号とＤＰＬＬ回路による
フレーム同期確立信号との状態によって、信号受信用ク
ロックとして、固定サンプリングクロックかＤＰＬＬ出
力クロックかを切替える切替え制御で、固定サンプリン
グクロックで動作している際に、受信フレームのフレー
ム信号位相情報を用いて数段階に固定サンプリングクロ
ックを切替えるようにしたものである。

〔作用〕

本発明においては、フレーム検出クロックｔ。

−ｔｌの間にフレーム信号ビットＦと直流バランスピッ
）Ｌの中央変化点を検出したら、即ち、フレーム検出ク
ロックｔｚの位相でクロック１９２ＫＨｚ（１〕からク
ロック１９２　ＫＨｚ　（２）に切替え、また、フレー
ム信号ビットＦと直流バランスビットＬの中央変化点が
フレーム検出クロックｔ１以降にあったときを検出した
ときには、即、フレーム検出クロックｔ２の位相でクロ
ック１９２ＫＨｚ　（１）あるいはクロック１９２　Ｋ
Ｈｚ　（２）の固定サンプリング系クロックからＤＰＬ
Ｌのクロック１９２ＫＨｚ　に切替える。

〔実施例〕

以下、図面に基づき本発明の実施例を詳細に説明する。

第１図は本発明を用いたＮＴの送受信回路の構成例を示
すブロック図である。

この第１図において第５図と同一符号のものは相当部分
を示し、２２は固定サンプリングによるフレーム同期が
確立しているときその受信フレームのフレーム信号位相
を検出するフレーム信号位相検出回路である。そして、
２３はフレーム信号位相検出信号を示し、２４は固定サ
ンプリング用クロックを示す。

第２図は本発明による受信タイミング切替制御方式の一
実施例を示すブロック図で、第１図におけるフレーム信
号位相検出回路２２と本発明に用いるクロック切替制御
回路４に係る部分を抽出して示したものである。

この第２図において第１図と同一部分には同一符号を付
して説明を省略する。

２５はフレーム検出クロック発生回路、２６は位相検出
回路で、これらは固定サンプリングによるフレーム同期
が確立しているときその受信フレームのフレーム信号位
相を検出するフレーム信号位相検出回路２２を構成して
いる。２７は位相シフト回路、２Ｂは信号切替制御回路
で、これらは上記フレーム信号位相検出回路２２からの
フレーム信号位相情報により、受信クロック用の固定サ
ンプリング系クロックの位相を数段階に切替えるクロッ
ク切替制御回路４を構成している。Ｆはフレーム信号を
示し、ｔｏ　＋　ｔｏ　＋　ｔｚはフレーム検出クロッ
ク発生回路２５の出力であるフレーム検出クロックを示
す。

そして、固定サンプリングクロックで動作している際に
、受信フレームのフレーム信号位相情報を用いて数段階
に固定サンプリングクロックを切替えるように構成され
ている。

つぎにこの第２図に示す実施例の動作を第３図および第
４図を参照して説明する。

第３図は第２図の動作説明に供する各部のタイムチャー
トで、（ａ）はＮＴでの送出フレームを示したものであ
り、（ｂ）はＮＴでの受信フレーム（最小遅延う、（Ｃ
）はＮＴでの受信フレーム（最大遅延）、（ｄ）はフレ
ーム検出クロック、（ｅｔはクロック１９２ＫＨｚ（１
）、（ｆ）はクロック１９２　ＫＨｚ　（２）、□□□
）はクロックＤＰＬＬ　１９２ＫＨｚを示したものであ
る。

そして、Ｆはフレーム信号ビット、Ｌは直流バランスビ
ット、Ｂｌは情報信号を示し、ＴＩは遅延時間１４μ！
ｌ、Ｔ２は遅延時間１０μｓを示す。また、（イ）、（
ロ）、（ハ）、に）はそれぞれ信号の相補タイミングを
示す時間で、時間（へ）、（ロ）は１．４μｓ、時間（
ハ）、に）は０．６μＳである。

第４図はクロック切替制御処理の流れを示すフローチャ
ートである。

まず、第２図において、フレーム信号位相検出回路２２
では、第１図のレシーバ１０からの受信信号１５（ＲＤ
、ＲＤ）をフレーム検出クロック発生回路２５の出力で
あるフレーム検出クロックｔｏ＋ｔ＋＋ｌｚにより位相
検出回路２６にてサンプリングし、受信フレームのフレ
ーム信号ビットＦと直流バランスピッ）Ｌ（第３図参照
）の中央の変化点がどの位相におるかを検出し、その検
出出力であるフレーム信号位相検出信号２３をクロック
切替制御回路４に入力する。

一方、このクロック切替制御回路４では、ＤＰＬＬ出力
りａ７り１９　（ＤＰＬＬ　　１９２ＫＨｚ）とＤＰＬ
Ｌ回路１によるフレーム同期確立信号１８　（Ｆ　５Ｙ
ＮＣ）を入力とし、ま九、送信用クロック２１　（１９
２ＫＨｚ（Ｔ））を位相シフト回路２Ｔによ、り１９２
ＫＨｚ（１）と１９２　ＫＨｚ　（２）の２相のクロッ
クを作成し、このどちらかを固定サンプリング用クロッ
ク２４（１９２ＫＨｚＦ）として固定サンプリングによ
るフレーム同期回路２（第１図参照）に送っている。ま
た、さらに、そのフレーム同期回路２、固定サンプリン
グによるフレーム同期確立信号１７　（Ｆ　５ＹＮＣ）
も入力して、第４図に示すフローチャートで受信クロッ
クの切替制御を行なう。

これにより、以下に説明するように、延長受動バスで、
固定サンプリング系クロックからＤＰＬＬ系クロックへ
受信クロックが遷移する状態となっても伝送エラーなく
通信することができる。

第３図において、（ａ）はＮＴでの送出フレームであり
、それに対して短距離受動バス構成のときのＮＴでの受
信フレーム位相は最小遅延で（ｂ）、最大遅延で（ｅ）
に示すようになる。このとき、短距離受動バス構成用の
固定サンプリングクロックは（Ｉｓ）に示す１９２　Ｋ
Ｈｚ　（１）となる。ここで、延長受動バス構成でこの
（ｃ）に示す短距離受動バス構成の最大遅延位相あたり
に受信フレームがあれば固定サンプリングでフレーム同
期が確立し、そのとき、り四ツクは（ｅ）の１９２ＫＨ
ｚ（１）により受信することとなる。しかし、延長受動
パス構成では端末の接続範囲がＮＴでの受信位相として
、さらに、１．４μｓ（第３図の０）参照）まで遅延す
る側に接続される可能性がある。そこで、固定サンプリ
ング系クロックによるフレーム同期が確立していること
を前提として、受信フレームの先頭であるフレーム信号
ビットＦと直流バランスビットＬの中央の変化点位相を
第３図の（ｄ）に示すフレーム検出クロックｔｏ＋ｔ＋
＋ｔｚ　より検出し、まず、このフレーム信号ビットＦ
と直流パ２ンスビットＬの中央変化点がフレーム検出ク
ロックｔｏの位相よυ前にあれば第３図の（ｅ）に示す
１９２ＫＨｚ　（１）のクロックで固定サンプリングに
よる受信を行ない、次に、このフレーム信号ビットＦと
直流バランスビットＬの中央変化点がフレーム検出クロ
ックｔｏ　　　ｔ＋の間にあれば、さらに、延長受動バ
スの場合には端末の接続範囲がＮＴの受信位相として１
，４μＳ（第３図の（イ）参照）まで遅延することが考
えられ、この第３図（ｅ）に示すクロック１９２ＫＨｚ
（１）で固定サンプリングをしていては伝送エラーを生
じる。

そこで、このフレーム検出クロックｔｏ　　　ｔ１の間
にフレーム信号ピントＦと直流バランスビットＬの中央
変化点を検出したら、即、フレーム検出クロックｔ２の
位相で第３図（ｅ）のクロック１９２ＩＧ（ｚ　（１）
から第３図（ｆ）のクロック１９２ＫＨｚ（２）に切替
える。こうすることによって、上記のような延長受動バ
ス構成があっても伝送エラーを生じることはない。また
、さらに、フレーム信号ビットＦと直流バランスビット
Ｌの中央変化点がフレーム検出クロックｔｒ以降にあっ
たときは、もはや、固定サンプリング系のクロックでは
なく、ＤＰＬＬ系クロックの範囲となるので、これを検
出したときには、即、フレーム検出クロックｔ２の位相
で第３図（ｅ）のクロック１９２ＫＨ７（１）あるいは
第３図（ｆ）のクロック１９２　ＫＨｚ　（２）の固定
サンプリング系クロックから第３区営）のクロックＤＰ
ＬＬ１９２ＫＨｚに切替える。こうすることによって、
固定サンプリング系クロックからＤＰＬＬ系クロックへ
の乗９替えも、伝送工２−なく行なうことができる。

〔発明の効果〕

以上説明したように、本発明によれば、短距離受動バス
接続用の受信タイミングとして送信クロックに一定の遅
延を与えたクロックでの固定サンプリング回路とこの固
定サンプリングによるフレーム同期回路を有し、また、
１対１接続および延長受動バス接続用の受信タイミング
として、ＤＰＬＬ回路とこのＤＰＬＬ回路によるフレー
ム同期回路を有し、またさらに固定サンプリングによる
フレーム同期確立信号と、ＤＰＬＬ回路によるフレーム
同期確立信号との状態によって信号受信用クロックとし
て、固定サンプリングクロックかＤＰＬＬ出力クロツク
かを切替える受信タイミング回路において、その切替え
制御で固定サンプリングクロックで動作している時に、
さらに゛、受信フレームのフレーム信号位相情報を用い
て、数段階に固定サンプリングクロック位相を切替える
ことにより、延長受動バス構成で、固定サンプリング系
クロックが受信クロックの時、端末の接続によりその固
定サンプリング位相が可変でき、また、固定サンプリン
グからＤＰＬＬ系クロックに切替わる時にも、伝送エラ
ーを生じさせることなく、正常な伝送を維持することが
できる効果がある。

【図面の簡単な説明】

第１図は本発明を用いた網終端装置の送受信回路の構成
例を示すブロック図、第２図は本発明による受信タイミ
ング切替制御方式の一実施例を示すブロック図、第３図
は第２図の動作説明に供するタイムチャート、第４図は
第２図におけるクロック切替制御処理の流れを示すフロ
ーチャート、第５図は従来の受信タイミング切替制御方
式の一例を示すブロック図、第６図は第５図における受
信タイミングの制御処理の流れを示すフローチャートで
ある。１・畳・ΦＤＰＬＬ回路（ディジタル位相追従回路）、
２．３・・・・フレーム同期回路、４・・拳・クロック
切替制御回路、１７．１８・・・・フレーム同期確立信
号、１９・・・・ＤＰＬＬ出力クロック、２０・・・書
信号受信用クロック、２１拳・・・固定サンプリングク
ロック、２２・・・・フレーム信号位相検出回路、２５
・・・ｅフレーム検出クロック発生回路、２６轡・・・
位相検出回路、２７・・拳・位相シフト回路、２８・・
・・信号切替制御回路。

Claims

【特許請求の範囲】

ＣＣＩＴＴもＩ．４３０勧告に規定された短距離受動バ
ス接続と１対１接続および延長受動バス接続を実現する
ために、前記短距離受動バス接続用の受信タイミングと
して送出クロックに一定の遅延を与えたクロックでの固
定サンプリングする回路とこの固定サンプリングによる
フレーム同期回路を有し、かつ前記１対１接続および延
長受動バス接続用の受信タイミングとしてディジタル位
相追従回路とこのディジタル位相追従回路によるフレー
ム同期回路を有し、かつ前記固定サンプリングによるフ
レーム同期確立信号と前記ディジタル位相追従回路によ
るフレーム同期確立信号との状態によって信号受信用ク
ロックとして固定サンプリングクロックか前記ディジタ
ル位相追従回路の出力クロックかを切替える受信タイミ
ング回路において、その切替え制御で、前記固定サンプ
リングクロックで動作している際に、受信フレームのフ
レーム信号位相情報を用いて数段階に固定サンプリング
クロックを切替えるようにしたことを特徴とする受信タ
イミング切替制御方式。