JPS61181146A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61181146A JPS61181146A JP2110485A JP2110485A JPS61181146A JP S61181146 A JPS61181146 A JP S61181146A JP 2110485 A JP2110485 A JP 2110485A JP 2110485 A JP2110485 A JP 2110485A JP S61181146 A JPS61181146 A JP S61181146A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- photo
- inter
- interlayer insulating
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、多層配線構造を有する半導体装置の眉間絶縁
膜を平担に形成する製造方法に関する。
膜を平担に形成する製造方法に関する。
第８図は従来の半導体装置の一製造工程を示す断面図で
ある。
ある。
従来、クエへ全面に配線となる導体を形成し、フォトレ
ジストパターンを介して不用な部分をエツチングするこ
とＫより、金属配線（下層配線２）を形成し、そのフォ
トレジストを除去した後、基板全面に層間絶縁膜８を堆
積し、さらＫその上に上層配線４を形成していた。
ジストパターンを介して不用な部分をエツチングするこ
とＫより、金属配線（下層配線２）を形成し、そのフォ
トレジストを除去した後、基板全面に層間絶縁膜８を堆
積し、さらＫその上に上層配線４を形成していた。
上述した従来の層間絶縁膜形成方法では、第８図に示す
ように下層配線２０段差に関係なくクエへ全直に一様に
層間絶縁膜８を形成するため、下層配線ｚ付近に段差の
急峻な箇所６ができ、層間絶縁膜８の上に上層配線４を
形成すると、その段差部におい【、上層配線４の断線ま
たはエツチング残りｋよる配線のりヨードが発生し易い
とい５問題点がある。
ように下層配線２０段差に関係なくクエへ全直に一様に
層間絶縁膜８を形成するため、下層配線ｚ付近に段差の
急峻な箇所６ができ、層間絶縁膜８の上に上層配線４を
形成すると、その段差部におい【、上層配線４の断線ま
たはエツチング残りｋよる配線のりヨードが発生し易い
とい５問題点がある。
本発明の目的は、層間絶縁膜を平担化し、上層配線の断
線または配線のショートが発生しない半導体装置の製造
方法を提供することである。
線または配線のショートが発生しない半導体装置の製造
方法を提供することである。
本発明の半導体装置の製造方法は、層間絶縁膜を形成す
る場合、まずフォトレジストパターンにより下層配線を
形成した後、この製造工程に用いたフォトレジストを除
去せずに層間絶縁膜を堆積し、次ぎにリフトオフ法によ
りフォトレジスト上に堆積した絶縁膜をフォトレジスト
とともに除去し、その後全面に層間絶縁膜を形成するこ
とを特徴とする。
る場合、まずフォトレジストパターンにより下層配線を
形成した後、この製造工程に用いたフォトレジストを除
去せずに層間絶縁膜を堆積し、次ぎにリフトオフ法によ
りフォトレジスト上に堆積した絶縁膜をフォトレジスト
とともに除去し、その後全面に層間絶縁膜を形成するこ
とを特徴とする。
図面を参照して本発明の詳細な説明する。
第１図は本発明の一実施例に係る製造方法により製造さ
れた半導体装置の断面図である。この半導体装置は、下
層配線２の間に形成された眉間絶縁膜１と、その上に堆
積された層間絶縁膜８と上１配線４により構成されてい
る。
れた半導体装置の断面図である。この半導体装置は、下
層配線２の間に形成された眉間絶縁膜１と、その上に堆
積された層間絶縁膜８と上１配線４により構成されてい
る。
第２図（ａ）〜（Ｃ）は、本実施例を工程順に示す所間
図である。まず、第２図ａＫ示すよ５に、フォトレジス
トパターンを用いて下層配線２を形成し、フォトレジス
ト６を残したま〜の状態で層間絶縁膜１を堆積する。次
ぎにリフトオフ法により、フォトレジスト５の上の層間
絶縁膜をフォトレジストとともに除去して第２図（ｂ）
に示す状態を得る。
図である。まず、第２図ａＫ示すよ５に、フォトレジス
トパターンを用いて下層配線２を形成し、フォトレジス
ト６を残したま〜の状態で層間絶縁膜１を堆積する。次
ぎにリフトオフ法により、フォトレジスト５の上の層間
絶縁膜をフォトレジストとともに除去して第２図（ｂ）
に示す状態を得る。
次ぎに第２図（Ｃ）に示すようにさらに全？ｉＵＫ層間
絶縁膜８を堆積する。さらにこれに上層配線４を形成す
れば第１図に示す状態が得られる。
絶縁膜８を堆積する。さらにこれに上層配線４を形成す
れば第１図に示す状態が得られる。
本発明は、以上説明したよ５Ｋ、下層配線を形成するた
めに用いたフォトレジストを使って、リフトオフ法を実
施し、配線間の凹部に絶縁膜をまず堆積し、その後全面
に層間絶縁膜を堆積する工程を用いて層間絶縁膜を平担
化することにより、断線及は、Ｖヨードのない上層配線
を形成することができる効果がある。
めに用いたフォトレジストを使って、リフトオフ法を実
施し、配線間の凹部に絶縁膜をまず堆積し、その後全面
に層間絶縁膜を堆積する工程を用いて層間絶縁膜を平担
化することにより、断線及は、Ｖヨードのない上層配線
を形成することができる効果がある。
第１図は本発明の一実施例に係る製造方法により製造さ
れた半導体装置の所間図、第２図（ａ）〜（Ｃ）は本実
施例を工程順に説明する断面図、第８図は従来の半導体
の製造方法による半導体装置の断面図である。 １・・・・・・リフトオフ法により形成した層間絶縁膜
。 ２・・・・・・下層配線、 ８・・・・・・層間絶縁
膜。 ４・・・・・・上層配線、 ５・・・・・・フォトレ
ジスト。 第１図 第２図
れた半導体装置の所間図、第２図（ａ）〜（Ｃ）は本実
施例を工程順に説明する断面図、第８図は従来の半導体
の製造方法による半導体装置の断面図である。 １・・・・・・リフトオフ法により形成した層間絶縁膜
。 ２・・・・・・下層配線、 ８・・・・・・層間絶縁
膜。 ４・・・・・・上層配線、 ５・・・・・・フォトレ
ジスト。 第１図 第２図
Claims (1)
- 【特許請求の範囲】 フォトレジストパターンを用いて下層金属配線を形成
する第１の工程と、 該下層金属配線の形成に用いたフォトレジストを除去せ
ずに第１の層間絶縁膜を堆積する第２の工程と、 リフトオフ法により前記フォトレジスト上に堆積した前
記第１の層間絶縁膜を前記フォトレジストとともに除去
する第８の工程と、 全面に第２の層間絶縁膜を形成する第４の工程と、 上層配線を形成する第５の工程とを含むことを特徴とす
る半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110485A JPS61181146A (ja) | 1985-02-06 | 1985-02-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2110485A JPS61181146A (ja) | 1985-02-06 | 1985-02-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61181146A true JPS61181146A (ja) | 1986-08-13 |
Family
ID=12045562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2110485A Pending JPS61181146A (ja) | 1985-02-06 | 1985-02-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61181146A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266835A (en) * | 1988-02-02 | 1993-11-30 | National Semiconductor Corporation | Semiconductor structure having a barrier layer disposed within openings of a dielectric layer |
-
1985
- 1985-02-06 JP JP2110485A patent/JPS61181146A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5266835A (en) * | 1988-02-02 | 1993-11-30 | National Semiconductor Corporation | Semiconductor structure having a barrier layer disposed within openings of a dielectric layer |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH04233242A (ja) | Ｉｃステージの製造方法 | |
| JPS61181146A (ja) | 半導体装置の製造方法 | |
| JPS613431A (ja) | 多層配線を有する半導体装置およびその製造方法 | |
| JPS5833854A (ja) | 半導体装置の製造方法 | |
| JPS5893353A (ja) | 半導体装置の製造方法 | |
| JPH0587973B2 (ja) | ||
| JPS6235537A (ja) | 半導体装置及びその製造方法 | |
| KR910000277B1 (ko) | 반도체 장치의 제조방법 | |
| JPH0758204A (ja) | 半導体装置の製造方法 | |
| JPH04264728A (ja) | 半導体装置およびその製造方法 | |
| JPS60192348A (ja) | 半導体集積回路の多層配線の形成方法 | |
| JPS61172350A (ja) | 半導体装置の製造方法 | |
| JPH0319227A (ja) | 半導体装置の製造方法 | |
| JPH0595048A (ja) | 半導体集積回路装置の製造方法 | |
| JPS63184354A (ja) | 半導体装置 | |
| JPH03209827A (ja) | 多層配線型半導体集積回路装置 | |
| JPS63312658A (ja) | 半導体装置の製造方法 | |
| JPS61152038A (ja) | 多層配線 | |
| JPS60180145A (ja) | 半導体装置の製造方法 | |
| JPS5895839A (ja) | 半導体装置の製造方法 | |
| JPS58197852A (ja) | 半導体装置の製造方法 | |
| JPS61102049A (ja) | 半導体装置の製造方法 | |
| JPS59215748A (ja) | 半導体装置の製造方法 | |
| JPS60106149A (ja) | 半導体装置の製造方法 | |
| JPS63110728A (ja) | エツチングマスクの形成方法 |