JPS61100840A - 電子制御ユニツト - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は電気的制御システムに関し、特にマイクロプロ
セッサ・システム用の故障検出装置に関する。

電気的システムに故障が生じて、生命または財産が多大
な危険にさらされる可能性があるとき、そのシステムを
厳密に制御することが重要である。システムまたは制御
ユニットに故障が生じれば補正措置を迅速に取らなけれ
ばならない。高信頼度の制御機能を含む電気的システム
を設計する場合、種々の設計技術が利用できるが、これ
ら技術としては、バックアップ論理回路、投票機能 （ｖｏｔｉｎｇ）、及び特殊データ処理技術がある。

重要な制御に用いられるマイクロブセッサシステムは、
システムの故障による損害を防止するようマイクロプロ
セッサ及びその周辺の故障を検出するための何らかの手
段を内蔵することが重要である。故障検出機能は、故障
検出後システムの出力を強制的に所定のステートにする
か−たはシステムの出力ステートの変化を防止するよう
使用される。マイクロプロセッサの検査を適切に行ない
、同時に、制御されるシステムに対する不必要なハード
ウェアまたはソフトウェアの負担の増加を防ぐことので
きる故障検出機能を具現することが好ましい。

１９８３年１０月１１日クラウス（Ｋｒａｕｓ）に対し
て発行された米国特許第４，４０９．６３５号は、マイ
クロブセッサ故障検査方法を開示している。この特許の
方法は、固定されたパターンのリード・オンリ・メモリ
（ＲＯＭ）を読み出して自己検査ルーチンを始動するた
めのマイクロブセッサを必要とする。ルーチンの始動の
結果生じた自己検査データは、自己検査ＲＯＭからの正
しい出力と共にコンパレータへ送られる。マイクロプロ
セッサのデータ出力がＲＯＭ出力と一致していれば、コ
ンパレータは論理「１ｊを出力する。正しい出力信号は
、ＲＯＭからの別の自己検査ルーチンを選択する２進カ
ウンタをインクリメントするよう単安定ワンショット回
路をスイッチして、そのルーチンをマイクロプロセッサ
が実行するようにする。マイクロプロセッサが自己検査
を実施している間は、先にラッチされたデータは新しい
ＲＯＭデータに等しくないのでコンパレータの出力信号
は「Ｏ」である。システムが通常の動作をしているとき
、コンパレータの出力信号は方形波となる。この方形波
は次に増幅、ろ波、整流を施され、システムのマイクロ
プロセッサによる制御を可能とするＡＮＤゲートをイネ
ーブルする。マイクロプロセッサ・システムのうちで故
障している部分があれば、コンパレータからの方形波は
なくなり、マイクロプロセッサはシステムの制御をしな
くなる。ここに米国特許第４．４．０９，６３５号を引
用する。

上記従来技術の故障検出方法は、マイクロプロセッサシ
ステムを適切に検査し、故障時にはシステム中の制御を
中断するが、本方法に関連するハードウェア及び間接的
コストが過剰なものとなる。この回路は、故障検出方法
を具現するための専用のリード・オンリー・メモリ、コ
ンパレータ、単安定パルス発生器、２進カウンタ、増幅
器、バンドパスフィルタ及び全波整流器を必要とする。

従って、少数のハードウェア部品で構成できる故障検出
装置を開発することが好ましい。

本発明の主たる目的は、マイクロプロセッサ制御システ
ムで故障検出を行なうためのランダムパターン・ロック
及びキー技術を提供することにある。

この目的達成のため、本発明は複数のビットを有するラ
ンダムデータワードを入力信号として受ける記憶手段と
、前記記憶手段からの前記ランダムデータワードを入力
信号として受けると共にこのラムダムデータワードを出
力データとして制御ユニットのうちの他の部品へ転送す
るデータプロセッサを含み、前記データプロセッサは前
記紀ｔ０手段内の前記ランダムデータワードを読み出し
、前記ランダムデータワードを前記記憶手段に再記憶さ
せると共に一連の自己検査を行ない、その後前記ランダ
ムデータワードに対して特定の関係を有する第１データ
ワードを出力するようになっており、更に前記第１デー
タワードと前記ランダムデータワードを組合わせ前記デ
ータプロセッサが正常に動作しているとぎ所定の第２デ
ータワー・ドを発生する第１回路と、前記所定の第２デ
ータワードの発生に応答してアンロック信号を発生する
第２回路を含むことを特徴とするマイクロプロセッサ制
御システムの故障を検出するための電子制御ユニットに
ある。

以下、添付図面を参照をして、実施例により本発明の好
ましい実施例を説明する。

添付図面を参照すると、第１図は本発明の一実施例に従
って組立てた電子制御ユニットの論理ダイヤグラムであ
る。発生されるランダム信号１０は、複数のビットを有
するランダムデータワードを発生するための入力信号と
して働き、このランダムデータワードはその後シフトレ
ジスタ１２に記憶される。マイクロプロセッサ・システ
ム１４は、システムデータプロセッサとして働き、シフ
トレジスタ１２内に記憶されたランダムデータワードを
データライン１６によって読み出すよう接続されている
。マイクロプロセッサ・システム１４は、データワード
の読み出し後データライン１８に同じランダムデータワ
ードを出力し、シフトレジスタ１２にランダムデータワ
ードを再記憶させる。マイクロプロセッサ・システムは
、次に一連の自己検査を行い、その後ランダムデータワ
ードに対して特定の関係を有する第１データワードをデ
ータライン１８に出力する。

エクスクル−シブＯＲゲート２Ｇは、第１データワード
とランダムデータワードを組合わせるための手段として
働く。すなわち第１データワードは、シフトレジスタ１
２の出力端に所定の第２データワードが発生するように
ランダムデータワードに関係付けられている。マイクロ
プロセッサシステムの自己検査ルーチンの完了時に、コ
ンパレータ２２の入力端に第２データワードが送られ、
マイクロプロセッサ・システムによってデータライン２
４にストローブ出力信号が発生される。第２データワー
ドが正しければ、コンパレータはデータライン２６にア
ンロック信号を出力する。デッドマン・タイマー２８は
、データライン３０上のアンロック信号を受け、連続す
るアン口・ンク信号の間の時間が所定の故障時間を越え
なければ、データライン３２に所定の論理レヘルを維持
する。アンロック信号は、データラッチ３４に送られる
が、このデータラッチ３４は人力ライン３６及び出力ラ
イン３８によって関連の電気的システムを制御する手段
として働く。データラッチ３４は、例えば、米国特許第
４，４０９，６３５号の第４．５及び６図に示されてい
るようなインターフェース回路を構成する。

本発明の制御ユニットの特異な点は、マイクロプロセッ
サ・システムのクロックに関してランダムパターンがロ
ックをアンロック（解錠）するのに必要な組合わせ信号
として使用されることである。ランダムパターンの使用
によりマイクロプロセッサの作動を保証できる。その理
由は、固定されたキーデータワード、すなわち第１デー
タワードは一貫してロックをアンロックせず、システム
のステートを変化させないからである。一連のアンロッ
ク信号を発生させるような故障が生じると、データラッ
チ３４による新データの受は入れを阻止する禁止信号が
データライン３２に生じるようデッドマン・タイマー２
８が設けられている。このランダムパターン法はたった
２つの一般的な集積回路を用いてハードウェアで具現で
きることに注目されたい。

第２図は、第１図の回路の動作を示すフローチャートで
ある。ブロック４０でスタートしてロックルーチンをイ
ニシャライズすると、ブロック４２に示すようにシフト
レジスタにランダムパターン入力信号がラッチされ、エ
クスクル−シブＯＲゲート２０は補数化されていないデ
ータのためセットされる。ブロック４４は、シフトレジ
スタからのランダムデータワードがマイクロプロセッサ
・システムに読み出される一方、このランダムデータワ
ードは読み出されながら同時にデータライン１８により
シフトレジスタに再記憶されることを示す。

次にマイクロプロセッサは一連の自己検査ルーチンを実
行し、シフトレジスタに第１データワード及びクロック
信号の流れを出力する。マイクロプロセッサ・システム
のソフトウェアは、第１ステージの出力端へ論理「ｌ」
をシフトするにはシフトレジスタの入力端へのデータを
エクスクル−シブＯＲゲートによって補数化すべきかま
たは補数化せずそのままにしておくべきかどうかを出カ
バターンのビットごとに決定する。好ましい実施例では
、記憶されたデータビットが「０」であれは、第１ステ
ージのデータが補数化されるようデータライン１８への
エクスクル−シブＯＲゲートの出力信号が論理「１」に
セットされるので、クロックパルス後にシフトレジスタ
の出力は「１」に等しくなるようセットされる。記憶さ
れたデータビットが論理「１」であれば、第１ステージ
のデータは同じ論理レベルとなるようデータライン１８
へのエクスクル−シブＯＲゲートの入力信号は「０」に
セットされ、第１ステージに論理「１」がクロック化さ
れる。こうして記憶されたランダムデータはビットごと
に解析され、第１データワードはマイクロプロセッサ・
システムによりデータライン１８上にデータの流れとし
て現れる。この第１データワードの各ビットは、シフト
レジスタへの入力信号が適当な値に変えられ、シフトレ
ジスタにすべて論理「１」がシフトされるよう調節され
る。これら一連の論理「１」は、その後アンロック信号
を発生するのに使用される所定の第２データワードを現
す。マイクロプロセッサ・システムが第２図のブロック
４６に示すように正しく動作しておれば、アルゴリズム
はシフトレジスタの値をすべて論理「１」とし、コンパ
レータ２２はイネーブルされる。

先のプログラムサイクル中に行なわれる別の自己検査の
すべてにより他のマイクロプロセッサの部品が正しく動
作作動していることが表示されれば、本例ではすべて論
理「１」とされた適当な第２データワードが第２図のブ
ロック４８に示されるようにコンパレータ２２へ送られ
、第２図のブロック５０に示されるようにマイクロプロ
セッサによりアンロック・ストローブパルスが発生され
る。マイクロプロセッサが元のランダムパターンを読み
出し、このランダムパターンをレジスタに再記憶させ、
最終的にレジスタをすべて「ｌ」で満たす直列データの
流れとして適当なランダムキーを発生すれば、アンロッ
ク信号が発生される。このアンロック信号はシステムの
ステ−トをデータラッチに入れ、システム制御に利用で
きるようにする。上記条件が一つでも満たされなければ
、ロックは閉じたままで、システムのステータスは変わ
らず、デッドマン・タイマーはリセットパルスを受は付
けない。次にデッドマン・タイマーはタイムアウトし、
その後アンロック信号をデータラッチが受けることを禁
止する。

第３図は４ビツト・ランダムパターン用の本発明の好ま
しい実施例のダイヤグラムである。この例では故障検出
方法のロック及びキ一部分を構成するのに２つの集積回
路を必要とするだけである。動作時には、ランダムデー
タは、並列／直列入力データライン５４によって４０３
５シフトレジスタ１２にラッチされる。

マイクロプロセッサ・システムはシフトレジスタをデー
タライン５δでクロックしながらシフトレジスタの出力
＠Ｑ３からデータを出力させることによりシフトレジス
タ内のランダムデータパターンを読み出す。Ｑ３出力端
用の内部エクスクル−シブＯＲゲートは、データライン
１８上の論理「１」に等しい真／補数入力信号をセット
することにより非補数化信号にセットされる。これによ
りランダムパターンは変わらない状態でシフトレジスタ
に再びシフトできる。

以　　下　　余　　白 一旦パターンが読み出されると、マイクロクロプロセッ
サのプログラムは記憶されたパターンのビット３をチェ
ックし、シフトレジスタの真／補数入力端へ非補数化信
号を出力する。シフトレジスタのエクスクル−シブＯｌ
’１出力信号Ｑ３はレジスタの直列入力端へ再び送られ
るので、エクスクル−シブＯＲ出力ビット３のデータは
第１シフトレジスタ・ステージの出力端ヘシフトされる
論理「１」となる。

次に記憶データパターンのビット２がチェックされて、
クロックパルスが出力される前にシフトレジスタの真／
補故入力端へ再び出力信号がセットされる。ビット１及
び０も同じようにｌＡ埋される。

キーワードデータの流れの終了時にマイクロプロセッサ
システムが正しく動作していれは、シフトレジスタには
すべて「１」が記憶される。読み出し完了後シフトレジ
スタに元のランダムパターンが正しく戻されていなけれ
ば、エクスクル−シブＯＲ及びシフト・アルゴリズムは
シフトレジスタにすべて「１」を入れないことに注目さ
れたい。従って、シフトレジスタの出力信号は正しい第
２データワードに等しくならない。またシフトレジスタ
の真／補数入力端へのデータが高または低レベルのまま
であれば、ルーチン終了時にはシフトレジスタにすべて
ｒｌ」が記憶されることになるわけではないこともン主
目されたい。

シフトレジスタの出力は４０７３ゲートコンパレータ２
２の入力端に接続されており、マイクロプロセッサがシ
フトレジスタのへの信号の記憶を完了させた後、先のプ
ログラムサイクル中に行なわれる他の自己検査により故
障のないことが表示されればに、データライン２４を通
りてコンパレータ２２にアンロック・ストローブ信号が
送られる。

マイクロプロセッサがシフトレジスタへすべて「１」を
記憶させることに成功すれは、アンロック・ストローブ
信号はデータライン２６にアンロック信号を発生させる
。このアンロック信号が発生しなければ、システムのス
テータスは同じままで、デッドマン・タイマーはタイム
アウトして故障を表示する。デッドマン・タイマーは、
マイクロプロセッサが故障するとデータラッチの変化を
防止するようラッチへの人力としても使用される。

第４図は８ビツトランダムパターン用の本発明の好まし
い実施例のダイヤグラムである。この回路は４０３４シ
フトレジスタ１２と、４０７０エクスクル−シブＯＲゲ
ート６０と、コンパレータ用の２つの４０７３ＡＮＤ回
路網を使用する。

第５図は第３図のダイヤグラムに示された制御ユニット
の動作を示す一連の波形図である。波形Ａは、シフトレ
ジスタの並列／直列人力データライン５４に生じるデー
タ信号であり、波形Ｃ，Ｄ、及びＦは、それぞれ入力デ
ータビットＩ０、Ｉ、、　Ｉ２及び工３である。波形Ｇ
は、データライン１８上の真／補数入力信号を示し、波
形Ｈ，Ｉ、Ｊ及びＫはそれぞれシフトレジスタの出力信
号ＱＯ１Ｑｌ、　Ｑ２及びＱ３を示し、波形りはデータ
ライン２４上のストローブ出力信号を示し、波形Ｍはデ
ータライン２６上のアンロック出力信号を示す。

第６図は、本発明に従って組立てた制御ユニットを含む
電源システムのオンライン図である。この電源システム
は３つの独立した発電機１００．１０２及び１０４を含
み、発電機制御ユニット１０６．１０８及び１１０及び
バス電源制御ユニット１１２はシステムをモニタし、正
常条件下及び一つの回路が故障すると右側のバス１１４
及び左側バス１１６に配電できるようにしている。

コンタクタ（接触器）　１１８　、１２０及び１２４は
常閉式であり、一方コンタクタ１２０及び１２６は常開
式であるので、正常な条件下では発電機１００は左側バ
ス１１６へ給電し、発電機１０４は右側バス１１４に給
電する。

第６図の各制御ユニットは第１図に従い組立てたユニッ
トである。制御ユニット１０８はデータライン１２８を
通して発電機の動作状況をモニタし、更に変流器１３０
．１３２及ヒ１３４により測定される電流を比較するこ
とにより、アースあと左側バス１１６　との間の配線を
もモニタする。データライン１２８上のパラメータが発
電機の故障を示すかまたは変流器１３０．１３２及び１
３４により測定された電流が均一でなく、配線の故障を
表示するか、または制御ユニット１０６の自己検査ルー
チンが制御ユニット１０６内の故障を発見すると、制御
ユニット１０Ｂは出力ステートを調べ、コンタクタ１１
８を開け、データライン１３６を通して制御ユニット１
１２に故障が生じたことを知らせる。次に制御ユニット
１１２は発電機１０２が左側バス１１６へ給電するよう
にコンタクタ１２２を閉じる。

制御ユニット１０８はデータライン１３８を通して発電
機１０２の動作をモニタすると共に変流器１４０．１４
２及び１４４により電流を測定してアースと左側バス１
１６との間の配線をモニタする。発電機１０２、それに
関連する配線、または制御ユニット１０８に故障が生じ
ると、コンタクタ１２４が開けられ、データライン１４
６を通して制御ユニット１１２に故障が知らされる。

制御ユニット１　］、　０は、右側バス１１４に関連す
る回路を除いて、制御ユニット１０６の機能と同じ機能
を奏する。発電機１０４の機能はデータライン１４８を
通してモニタされアースと右側バス１１４との間の配線
は変流器１５０．１５２、及び１５４によりモニタされ
る。発電機１０４、またはこれに関連する配線または制
御ユニット１１０に故障が生じると、コンタクタ１２０
は開にロックされ、データライン１５６を通して制御ユ
ニット１１２に故障が知らされる　−０このとき、制御
ユニット１１２は、コンタクタ１２６を閉じて、発電機
１０２が右側バス１１４に給電できるよう応答する。

制御ユニット１１２はコンタクタ１２２または１２６が
閉じているかどうかを判別するよう変流器１５８及び１
６０により電流をモニタする。

変流器１６２　、１６４及び１６６は同時にモニタされ
ており、これら変流器間に配線されたバスに故障が生じ
ると、補正措置が必要なことを表示する信号を制御ユニ
ットに発生ずるよう配線されている。

【図面の簡単な説明】

第１図は本発明の一実施例に従い組立てられた制御ユニ
ットの論理ダイヤグラム、第２図は本発明の制御ユニッ
トを動作を示すフローチャート、第３図は本発明に従っ
て組立てられた４ビツト制御ユニツトのダイヤグラム、
第４図は本発明に従い組立てられた８ビツト制御ユニツ
トのダイヤグラム、第５図は第３図の回路の動作を示す
一連の波形図、第６図は本発明の制御ユニットを含む電
源システムの略ダイヤグラムである。 １０・・・・ランダム信号 １２・・・・シフトレジスタ １４・・・・マイクロプロセッサ・システム２２・・・
・コンパレータ ２８・・・・デッドマン・タイマー ３６・・・・データラッチ ＦＩＧ、１ ＦＩＧ、２

Claims (1)

1. 【特許請求の範囲】 １、複数のビットを有するランダムデータワードを入力
   信号として受ける記憶手段と、前記記憶手段からの前記
   ランダムデータワードを入力信号として受けると共にこ
   のラムダムデータワードを出力データとして制御ユニッ
   トのうちの他の部品へ転送するデータプロセッサを含み
   、前記データプロセッサは前記記憶手段内の前記ランダ
   ムデータワードを読み出し、前記ランダムデータワード
   を前記記憶手段に再記憶させると共に一連の自己検査を
   行ない、その後前記ランダムデータワードに対して特定
   の関係を有する第１データワードを出力するようになっ
   ており、更に前記第１データワードと前記ランダムデー
   タワードを組合わせ前記データプロセッサが正常に動作
   しているとき所定の第２データワードを発生する第１回
   路と、前記所定の第２データワードの発生に応答してア
   ンロック信号を発生する第２回路を含むことを特徴とす
   るマイクロプロセッサ制御システムの故障を検出するた
   めの電子制御ユニット。 ２、前記ランダムデータワード内の第１論理レベルにあ
   る各ビットに対し、前記第１データワード内のそれに対
   応するビットが同じ論理レベルとなり、前記ランダムデ
   ータワード内の第２論理レベルにある各データビットに
   対し、前記第１データワード内のそれに対応するビット
   が補数の論理レベルとなるよう前記第１データワードと
   前記ランダムデータワード内に対応するビットが関係付
   けられていることを特徴とする特許請求の範囲第１項記
   載の電子制御ユニット。 ３、前記データプロセッサはストローブ出力端を含み、
   前記データプロセッサは前記一連の自己検査を完了した
   後前記ストローブ出力電子制御ユニット。 端にストローブパルスを発生することを特徴とする特許
   請求の範囲第１項記載の電子制御ユニット。 ４、前記データプロセッサによる前記ランダムデータワ
   ードの読み出し後の所定時間内に前記所定の第２データ
   ワードが発生しないと、前記アンロック信号をディスエ
   ーブルすることを特徴とする特許請求の範囲第１項記載
   の電子制御ユニット。 ５、前記ディスエーブル手段はデッドマン・タイマーで
   あることを特徴とする特許請求の範囲第４項記載の電子
   制御ユニット。 ６、前記記憶手段はシフトレジスタであることを特徴と
   する特許請求の範囲第１項記載の電子制御ユニット。 ７、前記第１回路はエクスクルーシブＯＲゲートである
   ことを特徴とする特許請求の範囲第１項記載の電子制御
   ユニット。 ８、前記第２回路はＡＮＤゲートであることを特徴とす
   る特許請求の範囲第１項記載制御ユニット。