JP2680756B2 - プリント板の試験データ処理方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ＬＳＩ等の部品を実装
したプリント板（例えば、大型コンピュータに搭載する
プリント板）のショート／オープン試験を行う際に用い
られる、プリント板の試験データ処理方法に関する。

【０００２】近年、大型コンピュータシステムの大規模
化、高集積化に伴い、プリント基板上に搭載する部品間
の配置も細密化しており、製造後の配線の検証が重要視
されるようになってきている。

【０００３】また、自動試験のためのハードウェアとし
て、ＬＳＩの全端子に、ピンスキャン／バウンダリスキ
ャン等、電位の読み取り／電位の設定を任意に行うこと
のできる装置が付加されるようになってきている。そこ
で、前記のような装置を利用し、プリント基板上の配線
の試験を効率良く行うことが要望されている。

【０００４】

【従来の技術】図１５〜図１７は従来例を示した図であ
り、図１５は、機能試験における試験データの流れを示
した図、図１６は機能試験の説明図、図１７は、機能試
験における故障箇所の例である。

【０００５】従来、例えば大型コンピュータに搭載する
プリント板（ＬＳＩ等を搭載したプリント板）の試験
は、プリント板の機能が正常か否かを調べる機能試験に
よって行われていた。以下、従来の機能試験の方法と、
試験データの処理方法について説明する。

【０００６】前記機能試験における試験データの流れ
は、図１５のようになっている。先ず、プリント板の設
計時に作成した回路データを用いて、回路モデルを作成
する。次に、前記回路モデルと、機能試験の入力パター
ンとを用いてシミュレータによりシミュレーションを実
施する。このシミュレーションにより、試験時の出力期
待値を求める。

【０００７】そして、前記入力パターンと出力期待値と
から成る試験データを作成する。この入力パターンと、
出力期待値は、テスタに入力され、プリント板の機能試
験が実施される。

【０００８】テスタでは、前記入力パターンをプリント
板に入力し、その結果得られた出力値を、前記出力期待
値と比較することにより、プリント板の機能が正常か否
かを試験する。

【０００９】なお、機能試験で使用するプリント板は、
上記の回路データを用いて製造されたプリント板を用い
る。すなわち、プリント板の製造に用いた回路データを
用いて試験データを作成し、機能試験を行う。

【００１０】プリント板の機能試験を行うには、テスタ
を用い、図１６のようにして行う。先ず、製造されたプ
リント板の入力ピンに、入力パターンを入力し、出力ピ
ンから出力されるプリント板の出力値を求める。

【００１１】そして、上記シミュレーションで得られた
出力期待値と、前記プリント板の出力値とを比較するこ
とにより、プリント板が正常に機能しているか否かを試
験する。

【００１２】この場合、プリント板の出力値が、出力期
待値と一致していれば、プリント板の機能は正常である
と判断し、不一致であればプリント板の機能は異常であ
ると判断する。

【００１３】プリント板の機能試験は、上記のようにし
て行うが、この機能試験において、異常があった場合、
どの箇所が異常であるかは診断できない。しかし、より
正確な診断を行うため、次のようなことを行っていた。

【００１４】例えは図１７に示したように、プリント板
に多数のスキャンＦＦが存在しており、これらのスキャ
ンＦＦをつなぐスキャンチェインが形成されている。そ
して、多数のスキャンＦＦの内、いずれか１つのスキャ
ンＦＦにフェイル発生（故障）があったとする。この場
合、機能試験を行うと、その出力ピンから得られる出力
値は、出力期待値と不一致であるから、プリント板の機
能が異常であると診断される。機能試験で、故障（異
常）ありと診断された場合、異なる値をとったＦＦの位
置を知らせれば、故障箇所は，そのＦＦと、正常なＦＦ
の間にあると予想され、故障箇所の見当はつけられる。
機能試験データを作成する際のシミュレーションでは、
出力期待値を求めながら、入力されたパターンによって
回路上に双方向バスでのデータの衝突などの不都合が発
生しないかを検証する。

【００１５】また、実際のプリント板では、入力ピンと
出力ピンの本数が少ないと、満足な診断ができないた
め、プリント板内のＦＦの状態を確認（スキャン）でき
るようにし、入出力ピンと同等の扱いをして、回路の診
断率を上げている。

【００１６】

【発明が解決しようとする課題】上記のような従来のも
のにおいては、次のような課題があった。 (1) 従来のプリント板の試験では、単にプリント板の機
能試験のみを行っていた。従って、プリント板の機能が
正常か異常かを診断することはできるが、異常の場合
に、どの部分が異常（故障）なのかを診断することはで
きなかった。

【００１７】(2) 従来の機能試験では、配線試験という
考え方はなく、配線異常を診断することはできなかっ
た。例えば、機能試験により、機能異常の一種として、
誤配線を検出することはあったが、積極的に配線異常を
試験していないため、実際には配線異常は診断できなか
った。

【００１８】(3) 機能試験による故障の診断率を向上さ
せるため、テスト方法を改善することも行われており、
異常と診断された場合、故障箇所の見当をつける程度の
ことは可能であったが、どの箇所が故障（異常）である
かは診断できなかった。

【００１９】本発明は、このような従来の課題を解決
し、プリント板上の配線に対するショート／オープン試
験が、自動的に、かつ効率良く実施できるようにするこ
とを目的とする。

【００２０】

【課題を解決するための手段】図１は本発明の原理図で
あり、図中、３０は試験データ作成処理システム、３１
はテスタ、３２はショート／オープンパターン生成部、
３３はシミュレータ、３４はパターン圧縮部を示す。

【００２１】本発明は上記の課題を解決するため、次の
ように構成した。 (1）プリント板の試験データを作成する試験データ作成
処理システム３０により、回路モデルを用いて、試験用
の入力パターンを生成すると共に、該入力パターンを用
いてシミュレーションを実行し、出力期待値を生成し
て、試験データを作成した後、前記試験データをテスタ
３１に入力して、プリント板上の配線に対するショート
／オープン試験を実行する際の試験データ処理方法であ
って，前記入力パターンを生成する際、該入力パターン
で試験しようとするネットの情報（テストネット情報）
を生成しておき、前記テスタ３１による試験で、フェイ
ル（故障）を検出した時、フェイル発生箇所と共に、前
記情報（テストネット情報）を出力するようにした。

【００２２】(2) 前記構成において、試験データを作成
した際、該試験データの各パターンを比較し、各パター
ン間の変化点のみに着目してデータの保存を行うことに
より、試験データを圧縮するようにした。

【００２３】(3) 前記各構成において、入力パターンを
生成する際、バスコントロール系の値( パターン) が外
部から指示された場合には、シミュレーションを実行し
て、双方向バスネットの状態を事前にチェックするよう
にした。

【００２４】

【作用】上記構成に基づく本発明の作用を、図１を参照
しながら説明する。試験データ作成処理システム３０内
には、ショート／オープンパターン生成部３２、シミュ
レータ３３、パターン圧縮部３４を設けておき、試験デ
ータを作成する。

【００２５】先ず、ショート／オープンパターン生成部
３２では、回路モデルを入力してショート／オープン試
験用の入力パターンを生成すると共に、テストネット情
報を生成する。この場合のテストネット情報は、前記入
力パターンで試験しようとしているネットを特定するた
めの試験用のネット情報である。この時、外部から（ユ
ーザーにより）バスコントロール指示があれば、該指示
に従ってシミュレーションを実行し、ネット状態を事前
にチェックする。

【００２６】その後、ネット状態が正常ならば、シミュ
レータ３３により、前記入力パターンを用いてシミュレ
ーションを実行し、出力期待値を生成する。これらの各
処理により試験データ（入力パターン＋出力期待値＋テ
ストネット情報）を作成する。

【００２７】前記試験データは、パターン圧縮部３４で
パターン圧縮処理を行った後、圧縮した試験データをテ
スタ３１へ渡す。テスタ３１では、圧縮した試験データ
を復元した後、プリント板上の配線に対するショート
（短絡）及びオープン（断線）の試験を行う。

【００２８】この試験でフェイル（故障）を検出した場
合には、フェイル発生箇所とテストネット情報とを出力
（表示、あるいは印刷）する。ユーザーは、出力された
情報をみて、故障箇所を特定する。

【００２９】このようにすれば、故障箇所の指摘が具体
的にできると共に、試験データは圧縮しているので、デ
ータ量が少なくなり、その分管理が楽になる。また、バ
スコントロールの事前チェックを行うことにより、その
後の処理が容易になる。

【００３０】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。 （実施例の説明）図２〜図１４は、本発明の実施例を示
した図であり、図２は配線試験における入力パターンの
説明図、図３は正常動作時の説明図、図４はショート発
生時の説明図、図５はオープン（断線）発生時の説明
図、図６は双方向バスの説明図、図７は双方向バスコン
トロールの説明図、図８はショート試験パターン例、図
９は異なるネット間のショート発生時の説明図、図１０
はパターン圧縮処理説明図、図１１はバスコントロール
の事前チェック処理説明図、図１２は試験データ作成処
理システムのブロック図、図１３はテスタのブロック
図、図１４は実施例の処理説明図である。

【００３１】図中、図１と同符号は同一のものを示す。
また、Ｐｔはプリント板、Ｃｐは配線、Ｐｉはピン、Ｌ
ＳＩ₁ 〜ＬＳＩ₃ は集積回路、Ｇはゲート、ＦＦはフリ
ップフロップ、３５は回路モデル作成部、３６は試験デ
ータメモリ、３７は回路データファイル、３８は判定
部、３９は出力パターンメモリ、４０は期待値メモリ、
４１は試験データメモリ、４２は出力データ処理部、４
３は表示部、４４はプリンタ、４５は入力パターン送出
部を示す。

【００３２】本実施例のショート／オープン試験は、プ
リント板に搭載された各ＬＳＩ（集積回路）間の配線
（配線パターン）がショート（短絡）しているか、オー
プン（断線）しているかを試験するものである。

【００３３】その際、各ＬＳＩに設けられたスキャン装
置を用いる。このスキャン装置は、ＬＳＩのピン電位を
読み取ったり、あるいはピンへ任意の値を出力（ピンス
キャン／バウンダリスキャン）できるようにした装置で
あり、ＬＳＩ内部のスキャンＦＦとは別に、ＬＳＩの全
ピンに取り付けられている装置である。

【００３４】前記スキャン装置を用いた配線のショート
／オープン試験は、次のように実施する。この配線試験
の対象となるプリント板は、図２のように構成されてい
るとする。

【００３５】図示のように、プリント板Ｐｔ上には、Ｌ
ＳＩ₁ 、ＬＳＩ₂ 、ＬＳＩ₃ が搭載されており、各ＬＳ
Ｉ間は、配線（配線パターン）Ｃｐによって接続されて
いる。この例では、ＬＳＩ₁ のピンＰｉはＮo.１〜６、
ＬＳＩ₂ のピンＰｉはＮo.７〜８、ＬＳＩ₃ のピンＰｉ
はＮo.９〜１１である。

【００３６】試験を実施する際は、図２に示したよう
に、試験回路上の試験対象ピンスキャンに「０」を、そ
の他のピンスキャンに「１」を入力パターンとして入れ
る。すなわち、ＬＳＩ₁ のＮo.１のピンスキャンが
「０」で、他のピンスキャンは全て「１」である。前記
のような入力パターンを入れた後、それぞれのピンＰｉ
の電位をスキャニングして出力パターンを読み取る。

【００３７】この場合、図３に示したように、ＬＳＩ₁
のＮo.１のピンとＬＳＩ₃ のＮo.９及びＮo.１１のピン
がネットで繋がっていたとする。そして、配線が正常で
あったとすると、図３に示したように、ＬＳＩ₃ のＮo.
９とＮo.１１のピンＰｉの電位が「０」になる。

【００３８】従って、図３のように、正常動作をした場
合は、上記入力パターンを入れた際の出力値（出力パタ
ーン）が「０１１１１１１１０１０」となる。一方、シ
ミュレーションによって得られた期待値のパターンも
「０１１１１１１１０１０」であって、両者のパターン
が一致する。この場合は、配線に問題がないと考えられ
る。

【００３９】次に、図４に示したように、配線にショー
ト（断線）が発生したとする。この場合、ショートした
ネットのピンが同電位となる。例えば、図３に示した部
分でショートが発生すると、ＬＳＩ₁ のＮo.２、Ｎo.６
のピンが「０」、ＬＳＩ₂ のＮo.８のピンが「０」、Ｌ
ＳＩ₃ のＮo.９、Ｎo.１１のピンが「０」となる。

【００４０】従ってこの場合、期待値は「０１１１１１
１１０１０」であるが、スキャニングして得られた出力
値（出力パターン）は「００１１１０１００１０」とな
る。この期待値と出力値を比較すると、出力値における
Ｎo.６とＮo.８のピンの電位が「０」となっていて、両
者は異なる。

【００４１】このように、「０」でフェイル（故障）し
た場合、フェイルを起こしたピンスキャンのつながるネ
ットと、試験対象のピンスキャンの接続されたネット
は、ショートを起こしていると考えられる。

【００４２】配線のオープン（断線）が発生した場合
は、図５のようになる。この例では、Ｎo.１のピンとＮ
o.１１のピンにつながるネットで断線が発生したとする
と、Ｎo.１１のピンは「１」となる。

【００４３】従って、期待値が「０１１１１１１１０１
０」であり、スキャニングした出力値は「０１１１１１
１１０１１」となる。この期待値と出力値とを比較する
と、出力値におけるＮo.１１のピンの電位が「１」とな
っていて両者は異なる。

【００４４】このように、「１」でフェイルした場合、
フェイルを起こしたピンスキャンは、試験ピンスキャン
のつながるピンから断線してしまっていると考える。上
記のようにして、ショート／オープン試験を行うが、Ｌ
ＳＩには図６に示したように、双方向バスが使用されて
いる。この双方向バスは、図６に示したように、ゲート
Ｇを制御することにより、切り替える。

【００４５】ゲートＧを制御するには、その制御入力を
「１」と「０」に変えればよい。例えば、ゲートＧの制
御入力を「１」にすると、ゲートオープンとなり、
「０」にするとゲートクローズとなる。

【００４６】試験を行なう場合は、双方向バス上でピン
スキャンの出力するデータがぶっつかり合わないよう
に、また、代表ピンの情報がネットに出力されるよう
に、事前にバスのコントロールを行うことが必要であ
る。前記バスのコントロールは通常、設計者の指示か、
若しくは回路上にトライステートゲートと一定の規則性
を持って配置したコントロール用のＦＦを用いる。

【００４７】図７に示したように、ＬＳＩ₁ 内のＦＦ番
号を１〜６とし、ＬＳＩ₂ 内のＦＦ番号を７、８とし、
ＬＳＩ₃ 内のＦＦ番号を９〜１１とする。また、１２〜
１４番のＦＦは、ゲートＧ₁ 〜Ｇ₃ をコントロールする
ためのものであり、ネット番号は（ａ）（ｂ）（ｃ）
（ｄ）とする。この例では、ネット（ｂ）は、ゲート、
Ｇ₁ 〜Ｇ₃ に接続されているものとする。

【００４８】今、１２番のＦＦの出力を「１」にする
と、ゲートＧ₁ はオープン（ゲートが開いて信号が、通
過可能状態）となり、「０」にするとゲートクローズ
（ゲートが閉じて信号が通過できない状態）となる。

【００４９】また、１４番のＦＦの出力を「１」とする
と、ゲートＧ₃ はオープンとなり、「０」にするとクロ
ーズとなる。更に１３番のＦＦの出力を「１」とする
と、ゲートＧ₂ はオープンとなり、「０」にするとクロ
ーズとなる。

【００５０】この例では、ゲートＧ₁ 〜Ｇ₃ はネット番
号（ｂ）上（同一ネット上）に接続されているので、例
えばゲートＧ₁ とゲートＧ₃ をオープンにすると、バス
上でデータの衝突が起こる可能性がある。

【００５１】そこで、双方向バスのコントロール時に
は、同一ネットに接続されたゲートの内、いずれか１つ
をオープンにし、他のゲートをクローズとして制御を行
なう。例えばネット（ｂ）用のバスコントロールを行な
って、ショートテストを行なう場合のパターン例を図８
に示す。この例では、ゲートＧ₁ をオープンにし、ゲー
トＧ₂ 、Ｇ₃ をクローズとしてショート試験を行なう。

【００５２】図８に示したように、ＦＦ番号１〜１４に
対するネット（ａ）の入力パターン「０１１１１１１１
１１１１００」で、この入力パターンに対する出力期待
値は「０１１１１１１１０１０１００」となる。

【００５３】ネット（ｂ）については、入力パターンが
「１０１１１１１１１１１１００」で、出力期待値は
「１０１１１０１０１１１１００」、ネット（ｃ）につ
いては、入力パターンが「１１０１１１１１１１１１０
０」で、出力期待値は「１１０１０１１１１０１１０
０」、ネット（ｄ）については、入力パターンが「１１
１０１１１１１１１１００」で、出力期待値は「１１１
０１１０１１１１１００」となる。

【００５４】上記のショート試験を行なった際、例えば
図９Ａに示したように、ネット（ａ）とネット（ｂ）が
ショートしていたとする。この時、図９Ｂのように、ネ
ット（ａ）の入力パターンが「０１１１１１１１１１１
１００」で、出力期待値は「０１１１１１１１０１０１
００」であるとする。

【００５５】前記の入力パターンを入れた場合の出力値
は、「００１１１０１００１０１００」となる。すなわ
ちフェイル（ショート）発生により、Ｎo.２、Ｎo.６、
Ｎo.８が「０」となり、出力期待値とは異なる。

【００５６】従って、この出力値を出力期待値と比較す
ることにより、ショートが発生していることを検出でき
る。ところで、上記の比較処理の結果、「Ｎo.２、Ｎo.
６、Ｎo.８がフェイル」と表示しただけでは、どこがシ
ョートしているのか判らない。すなわち、ショート試験
を行なった際、フェイル検出時にフェイルの発生したピ
ンやＦＦの箇所のみを表示したのでは、どの配線と、ど
の配線がショートを起こしているのかが判らない。

【００５７】このような場合には、フェイルの発生した
パターンのターゲットネットを調べ、ピンスキャン回路
を検証する必要があり、極めて面倒な作業となる。ま
た、１パターンで検証できる故障が１ネットに関するも
のであるため、プリント板全体を試験する場合、回路上
のネットの本数分パターンが必要となり、機能テストに
くらべてパターンデータが多くなってしまう。

【００５８】更に、双方向バスの状態を出力パターンを
生成する段階で確認していては、手戻りが多くなってし
まう。そこで、本実施例では、次のようにしてテストデ
ータの運用を行うようにした。

【００５９】（１）故障箇所の指摘故障箇所の指摘は次のようにして行う。プリント板の試
験を行う場合、予め、入力パターンと、前記入力パター
ンで試験しようとしているネットを特定するための試験
用のネット情報である、テストネット情報と、出力期待
値とからなる試験データを作成しておく。その後、前記
試験データを使用して例えば、プリント板のショート試
験を行う。 そして、或るネットを対象として前記プリン
ト板のショート試験を行い、前記入力パターンの入力に
対して得られた前記ネットの出力値を前記期待値と比較
することで、フェイルが発生したか否かを判断する。こ
の場合、前記出力値と期待値が一致したらネットは正常
と判断し、前記出力値と期待値が異なっていたらフェイ
ルが発生したと判断する。 また、前記フェイルが発生し
た場合は、前記出力値と期待値が異なっている箇所のピ
ンスキャンの情報を、フェイル発生箇所の情報として作
成する。その後、前記作成したフェイル箇所の情報と一
緒に、前記試験データから該当するテストネット情報を
取り出して、出力手段（表示装置、プリンタ等）により
出力（表示／印刷等）する。 このように、プリント板の
ショート試験を実行してフェイルが発生した場合は 、そ
のフェイル発生箇所の情報としてピンスキャンの情報を
出力すると共に、該当するテストネット情報を出力す
る。この処理により、どのネットがショートしたのかを
明確に指摘することが可能となる。

【００６０】例えば、図９の例では、前記入力パターン
で試験しようとしているネットはネット（ａ）であるか
ら、このネット（ａ）のショート試験でフェイルが発生
した場合、フェイル発生箇所の情報として前記ピンスキ
ャンの情報を出力すると共に、テストネット情報として
ネット（ａ）の情報を出力する。すなわち、前記フェイ
ル発生箇所の情報にネット（ａ）の情報を付加し、これ
も同時に出力する。この場合、ネット（ａ）は、Ｎｏ．
１、９、１１のＦＦで構成されているため、前記テスト
ネット情報は「Ｎｏ．１、９、１１」であり、前記フェ
イル発生箇所の情報は「Ｎｏ．２、６、８がフェイル」
である。従って、例えば、表示装置により、「Ｎｏ．
１、９、１１をテスト中Ｎｏ．２、６、８がフェイル」
と表示する。

【００６１】このように表示すれば、Ｎo.１、９、１１
のＦＦを含むネット（ａ）と、Ｎo.２、６、８のＦＦを
含むネット（ｂ）がショートしていると判断できるか
ら、ショート箇所割り出しの目安となる。

【００６２】(2) パターンの圧縮 この処理は、ショート／オープン試験用のパターンは、
１パターン毎に相違部分が少ないことに着目し、パター
ンの相違点のみに着目してパターンを保存することによ
りパターンを圧縮する処理である。

【００６３】図１０Ａ（この図は図８のパターンと同
じ）に示したように、ショートテストパターンは、前後
のパターンに共通点が多い。そこで、変化点のみに着目
してデータを圧縮すると、図１０Ｂのようになる。

【００６４】例えば、ネット（ａ）のテストパターンで
は、入力パターンは「０１１１１１１１１１１１００」
であるが、パターン（ｂ）の入力パターンは「１０１１
１１１１１１１１００」である。従って、ネット（ｂ）
の入力パターンにおける変化点のみを取り出せば、「１
０××××××××××××」となる（ただし×は変化
なしの部分）。

【００６５】同様にして、ネット（ｃ）の入力パターン
は「×１０×××××××××××」、ネット（ｄ）の
入力パターンは「××１０××××××××××」とな
る。出力期待値では、ネット（ａ）が「０１１１１１１
１０１０１００」であるから、ネット（ｂ）の変化点の
みを取り出せば、「１０×××０×０１×１×××」と
なる。

【００６６】同様にして、ネット（ｃ）の期待値は「×
１０×０１×１×０××××」、ネット（ｄ）の期待値
は「××１０１×０××１××××」となる。このよう
に、各ネットのテストパターンの変化点のみに着目して
パターンを保存することにより、データの圧縮ができ
る。

【００６７】(3) バスコントロールの事前チェック この処理は、バスコントロール系の値（パターン）がユ
ーザーにより指定された際に、その指定部のみについて
シミュレーションを行い、バスでの信号の衝突が発生し
ないか、代表ピンの値がネットに出力されるかを確認す
る処理である。

【００６８】例えば図１１Ａに示した例（図７と同じ
例）では、ゲートＧ₁をオープンにしたら、ゲートＧ₂
とＧ₃ はクローズにしておかないとバス上でデータが衝
突（バスファイト）が起こる可能性がある。

【００６９】そこでバスファイトが起こらないようにす
るためには、Ｎo.１２、１３、１４のＦＦについて、事
前にシミュレーションを行い、バスファイトが無いかを
チェックする。例えばＮo.１２のＦＦが「１」であれ
ば、Ｎo.１３、Ｎo.１４のＦＦは「０」でなければなら
ない。

【００７０】図１１Ｂに示したように、Ｎo.１２、１
３、１４のＦＦは、バスコントロール用のＦＦであるか
ら、バスのコントロールパターンとして、前記ＦＦのパ
ターンをシミュレーションしてチェックする。

【００７１】すなわち、事前のシミュレーションでは、
バスのコントロールパターンとして「××××××××
×××１００」を用い、バスファイトはないかをチェッ
クすると共に、代表ピンスキャンの値はバスネットに出
力できるかをチェックする。

【００７２】次に、上記実施例の処理を、図１２〜図１
４に基づいて更に詳細に説明する。 (1) 試験データ作成処理システムの説明・・・図１２参
照 この試験データ作成システム３１は、回路モデル作成部
３５、ショート／オープンパターン生成部３２、シミュ
レーション３３、パターン圧縮部３４、試験データメモ
リ３６、回路データファイル３７等で構成する。

【００７３】回路モデル作成部３５は、回路データファ
イル３７に格納されている回路データを入力し、シミュ
レーションを行うための回路モデルを作成するものであ
る。ショート／オープンパターン生成部３２は、プリン
ト板のショート（短絡）及びオープン（断線）テストを
実施するためのテストパターン等を生成するものであ
る。

【００７４】シミュレータ３３は、ショート／オープン
パターン生成部３２で生成したパターンを用いてシミュ
レーションを行い、出力期待値を作成するものである。
パターン圧縮部３４は、図１０に示したようなテストパ
ターンのデータ圧縮処理を行うものであり、試験データ
メモリ３６は、圧縮後の試験データを格納するメモリで
ある。

【００７５】(2) テスタの説明・・・図１３参照 テスタ３１は、出力パターンメモリ３９、期待値メモリ
４０、試験データメモリ４１、判定部３８、出力データ
処理部４２、表示部４３、プリンタ４４、入力パターン
送出部４５等で構成する。

【００７６】試験データメモリ４１は、試験データ作成
処理システム３０内の試験データメモリ３６から転送さ
れた試験データを格納するものである。期待値メモリ４
０は、試験ゲータメモリ４１内のデータから期待値デー
タ（パターンデータ）を格納するものであり、出力パタ
ーンメモリ３９は、テスト時にプリント板から得られた
出力パターン（出力値）を格納するものである。

【００７７】判定部３８は、出力パターンメモリ３９内
の出力パターンと、期待値メモリ４０内の期待値とを比
較して、ショート／オープンの判定をするものである。
入力パターン送出部４５は、試験データメモリ４１の試
験データから所定のデータを抽出して格納しておき、プ
リント板のショート／オープン試験時に、入力パターン
をプリント板へ送出するものである。

【００７８】出力データ処理部４２は、判定部３８の判
定結果に基づき、表示部４３、あるいはプリンタ４４で
出力するデータの処理をするものである。 (3) プリント板のテストデータ処理方法の説明・・・図
１４参照 設計時の回路データを用いてプリント板Ｐｔを製造し、
このプリント板Ｐｔを試験工場等に対して、テスタによ
りショート／オープンテストを実施する。

【００７９】前記ショート／オープンテスト用のテスト
データは次のように運用する。先ず、プリント板Ｐｔの
製造に用いた回路データを用いて、回路モデルを作成す
る。この処理は、回路モデル作成部３５が回路データフ
ァイル３７に格納されている回路データを取り込んで行
う（図１２参照）。

【００８０】次に、作成した回路モデルと、バスコント
ロール用ＦＦのクリップ指示（ユーザーによる指示）と
に基づいて、ショート／オープンテスト用のパターンを
生成する。

【００８１】この処理は、ショート／オープンパターン
生成部３２（図１２参照）で行うが、先ず、前記バスコ
ントロール指示をシミュレーションし、ネット状態のチ
ェック（図１１で示した処理）を行う。

【００８２】その後、ショート／オープンテスト用の入
力パターン及び、テストネット情報を生成する。この場
合のテストネット情報は，ある入力パターンでテストし
ようとしているネットの情報（テスト時に表示して、故
障箇所の指摘に用いる）である（図９参照）。

【００８３】そして、前記ネット状態のチェック処理に
おいて、試験不能ネットが有ると判断した場合には、試
験不能ネットのバスコントロール指示を要請する（ユー
ザーに知らせる）。

【００８４】しかし、試験不良ネットが無ければ、シミ
ュレータ３３により、シミュレーションを実行して出力
期待値を生成する。このシミュレーションでは、前記の
処理で作成した回路モデルと、テスト用の入力パターン
を用いて行う。

【００８５】このようにして、入力パターンとテストネ
ット情報と、出力期待値とから成る試験データが得られ
るが、この試験データは、更にパターン圧縮部３４によ
り、パターン圧縮（図１０参照）を行って最終的な試験
データを得る。

【００８６】この試験データは、一旦試験データメモリ
３６（図１２参照）に格納された後、テスタ３１内の試
験データメモリ４１（図１３参照）に転送される。な
お、この場合、試験データは、磁気ディスク、あるいは
磁気テープ等へ記録して、試験工場へ運んでもよい。

【００８７】テスタによるプリント板のショート／オー
プン試験は、前記の試験データを用いて行う。この場
合、先ず、テスタ３１内で試験データの展開を行い、入
力パターンは、入力パターン送出部４５に一旦格納する
と共に、出力期待値（パターン）は、期待値メモリ４０
に一旦格納する（図１３参照）。

【００８８】その後、入力パターン送出部４５からプリ
ント板に対して入力パターンを送出し、プリント板から
出力された出力パターンは出力パターンメモリ３９に一
旦格納する。

【００８９】前記出力パターンは判定部３８へ送られ、
ここで期待値メモリ４０内の期待値パターンと比較して
異常の有無を判定する。判定結果の情報は、出力データ
処理部４２で処理する。

【００９０】出力データ処理部４２では、判定部３８か
ら送られてきた情報をもとに、出力データを編集し、表
示部４３で表示したり、プリンタ４４で印刷して出力し
たりする。

【００９１】この場合、フェイルが発生していれば、フ
ェイル発生箇所と共に、試験データメモリ４１から取り
込んだテストネット情報を出力して故障箇所を指示す
る。この出力データにより、ユーザーは、プリント板の
どの箇所がどのような異常（ショート／オープン）であ
るかを判別することができる。

【００９２】（他の実施例）以上実施例について説明し
たが、本発明は次のようにしても実施可能である。 (1) ショート／オープンテストは、プリント板上のＬＳ
Ｉ間の配線だけでなく、他の配線についても実施可能で
ある。ただし、上記のテストパターンを入出力できるも
のに限る。 (2) 試験データ作成処理システムとしては、専用のシス
テムの外、通常のコンピュータシステムを用いることが
できる。

【００９３】

【発明の効果】以上説明したように、本発明によれば次
のような効果がある。 (1) プリント板上の配線試験を実施した際、故障発生箇
所が明確になり、故障検出後の対応を迅速に行うことが
できる。

【００９４】(2) 試験データを圧縮することにより、試
験データの管理や扱いが容易になる。 (3) 双方向性バスのネット状態をシミュレーションによ
って事前にチェックするので、その後の処理が容易にな
る。例えばバスファイトをシミュレータが検出した際の
手戻りを少なくできる。

【図面の簡単な説明】

【図１】本発明の原理図である。

【図２】本発明の実施例の配線試験における入力パター
ンの説明図である。

【図３】正常動作時の説明図である。

【図４】ショート発生時の説明図である。

【図５】オープン（断線）発生時の説明図である。

【図６】双方向バスの説明図である。

【図７】双方向バスコントロールの説明図である。

【図８】ショート試験パターン例である。

【図９】異なるネット間のショート発生時の説明図であ
る。

【図１０】パターン圧縮処理の説明図である。

【図１１】バスコントロールの事前チェック処理説明図
である。

【図１２】試験データ作成処理システムのブロック図で
ある。

【図１３】テスタのブロック図である。

【図１４】実施例の処理説明図である。

【図１５】従来の機能試験における試験データの流れを
示した図である。

【図１６】従来例における機能試験の説明図である。

【図１７】従来の機能試験における故障箇所の例を示し
た図である。

【符号の説明】

３０ 試験データ作成処理システム ３１ テスタ ３２ ショート／オープンパターン生成部 ３３ シミュレータ ３４ パターン圧縮部

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】プリント板の試験データを作成する試験デ
   ータ作成処理システムにより、 回路モデルを用いて、試験用の入力パターンを生成する
   と共に、 該入力パターンを用いてシミュレーションを実行し、出
   力期待値を生成して、試験データを作成した後、 前記試験データをテスタに入力して、 プリント板上の配線に対するショート／オープン試験を
   実行するプリント板の試験データ処理方法であって、 前記入力パターンを生成する際、該入力パターンで試験しようとするネットを特定するた
   めの試験用のネット情報である、テストネット情報を生
   成しておき、 前記テスタによる試験で、前記入力パターンを入力して
   得られた試験対象ネットの出力値を前記期待値と比較
   し、両者が異なっていることでフェイルを検出した時、前記出力値と期待値の異なっている箇所の情報を、フェ
   イル発生箇所の情報として検出すると共に、前記テスト
   ネット情報から該当するネットの情報を取り出し、前記
   フェイル発生箇所の情報と共に、テストネット情報を出
   力手段により出力する ことを特徴としたプリント板の試
   験データ処理方法。
2. 【請求項２】 前記試験データを作成した際、 該試験データの各パターンを比較し、各パターン間の変
   化点のみに着目してデータの保存を行うことにより、試
   験データを圧縮することを特徴とした請求項１記載のプ
   リント板の試験データ処理方法。
3. 【請求項３】 前記入力パターンを生成する際、 バスコントロール系の値（パターン）が外部から指示さ
   れた場合には、 シミュレーションを実行して、双方向バスネットの状態
   を事前にチェックすることを特徴とした請求項１または
   ２記載のプリント板の試験データ処理方法。