JPH0249014B2 - - Google Patents
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- JPH0249014B2 JPH0249014B2 JP58177395A JP17739583A JPH0249014B2 JP H0249014 B2 JPH0249014 B2 JP H0249014B2 JP 58177395 A JP58177395 A JP 58177395A JP 17739583 A JP17739583 A JP 17739583A JP H0249014 B2 JPH0249014 B2 JP H0249014B2
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- JP
- Japan
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- data
- circuit
- lsi
- timing signal
- output
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- 238000012360 testing method Methods 0.000 claims description 23
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 238000000034 method Methods 0.000 description 10
- 238000013461 design Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000007689 inspection Methods 0.000 description 3
- 102100040999 Catechol O-methyltransferase Human genes 0.000 description 2
- 108020002739 Catechol O-methyltransferase Proteins 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000012790 confirmation Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000011990 functional testing Methods 0.000 description 1
- 238000012827 research and development Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
- G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
- G01R31/28—Testing of electronic circuits, e.g. by signal tracer
- G01R31/317—Testing of digital circuits
- G01R31/3181—Functional testing
- G01R31/3185—Reconfiguring for testing, e.g. LSSD, partitioning
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- Engineering & Computer Science (AREA)
- General Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Tests Of Electronic Circuits (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Relating To Insulation (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
［発明の技術分野］
本発明はLSIの自己検査装置に関する。
［発明の技術的背景とその問題点］
近年、LSI技術の進歩は目覚ましく、ますます
大規模化、複雑化の一途をたどつている。特に、
最近では装置担当者が気軽にLSIを開発できるセ
ミカスタムLSI、特にゲートアレイが脚光を浴び
ており、実用化時期に入つている。もともとゲー
トアレイの場合は、内部回路機能を検査するため
に膨大なテストデータの作成を必要とし、テスト
時間も長大になるという不具合がある。このた
め、検査の容易化を計るための回路設計技術が重
要となり、研究レベル、開発レベルで多くの手法
が提案されている。しかしながら、従来のこれら
手法はいずれも全ての面で満足のゆくものではな
く、回路設計、回路構成等に応じてその都度最適
な手段を取らざるを得えないのが実情である。
大規模化、複雑化の一途をたどつている。特に、
最近では装置担当者が気軽にLSIを開発できるセ
ミカスタムLSI、特にゲートアレイが脚光を浴び
ており、実用化時期に入つている。もともとゲー
トアレイの場合は、内部回路機能を検査するため
に膨大なテストデータの作成を必要とし、テスト
時間も長大になるという不具合がある。このた
め、検査の容易化を計るための回路設計技術が重
要となり、研究レベル、開発レベルで多くの手法
が提案されている。しかしながら、従来のこれら
手法はいずれも全ての面で満足のゆくものではな
く、回路設計、回路構成等に応じてその都度最適
な手段を取らざるを得えないのが実情である。
［発明の目的］
本発明は上記実情に鑑みなされたもので、ゲー
トアレイ等のLSI内部の回路検査を高い信頼性を
もつて容易に行なうことのできるLSIの自己検査
装置を提供することを目的的とする。
トアレイ等のLSI内部の回路検査を高い信頼性を
もつて容易に行なうことのできるLSIの自己検査
装置を提供することを目的的とする。
［発明の概要］
本発明は、LSI内部に、内部論理回路を動作さ
せるために必要な制御入力タイミング信号と同タ
イミングのテスト用タイミング信号を発生するタ
イミング信号発生回路、及びランダムなデータを
発生する疑似乱数データ発生回路を設けるととも
に、LSIの入力ラインを制御入力ラインとデータ
入力ラインとに分類して、制御入力ラインには上
記タイミング信号発生回路より出力されるタイミ
ング信号を選択的に供給し、データ入力ラインに
は上記疑似乱数データ発生回路より発生されるラ
ンダムなデータを選択的に供給する回路を設け
て、テスト用の制御入力信号及びデータ入力信号
を内部で自動的に発生し自己検査を実行する構成
としたもので、これにより、LSI内部の回路検査
を高い信頼性をもつて容易に行なうことができ
る。
せるために必要な制御入力タイミング信号と同タ
イミングのテスト用タイミング信号を発生するタ
イミング信号発生回路、及びランダムなデータを
発生する疑似乱数データ発生回路を設けるととも
に、LSIの入力ラインを制御入力ラインとデータ
入力ラインとに分類して、制御入力ラインには上
記タイミング信号発生回路より出力されるタイミ
ング信号を選択的に供給し、データ入力ラインに
は上記疑似乱数データ発生回路より発生されるラ
ンダムなデータを選択的に供給する回路を設け
て、テスト用の制御入力信号及びデータ入力信号
を内部で自動的に発生し自己検査を実行する構成
としたもので、これにより、LSI内部の回路検査
を高い信頼性をもつて容易に行なうことができ
る。
「発明の実施例］
以下図面を参照して本発明の一実施例を説明す
る。先ず第１図乃至第３図を参照して現在の技術
を説明する。第１図は概存LSIの概念図であり、
図中Ｉ１…Imは信号入力端、LOGは内部論理回
路、Ｏ１…Onは信号出力端である。ここでは検
査データの発生について何等考慮されていない。
る。先ず第１図乃至第３図を参照して現在の技術
を説明する。第１図は概存LSIの概念図であり、
図中Ｉ１…Imは信号入力端、LOGは内部論理回
路、Ｏ１…Onは信号出力端である。ここでは検
査データの発生について何等考慮されていない。
第２図の構成は、LSI１の内部に、リニアフイ
ードバツクシフトレジスタを用いた疑似乱数デー
タ発生器（PID−GEN）３、及び出力データ圧
縮器４が別個に用意され、テスト時には本来の入
力ラインに代わり疑似乱数データ発生器３からの
データを切換回路５により選択的に切替えて内部
論理回路１の入力とし、出力データ圧縮器４から
シグネチユア出力SOを検査するものである。
ードバツクシフトレジスタを用いた疑似乱数デー
タ発生器（PID−GEN）３、及び出力データ圧
縮器４が別個に用意され、テスト時には本来の入
力ラインに代わり疑似乱数データ発生器３からの
データを切換回路５により選択的に切替えて内部
論理回路１の入力とし、出力データ圧縮器４から
シグネチユア出力SOを検査するものである。
この方法は自動的にLSI自身の速度で入力デー
タの発生が行われるので大量データで高速に試験
を行なうことができる。しかしながら、この方法
では、内部に多くのフリツプフロツプをもつてい
る場合、効果的なテストができない。何故なら通
常のLSIの動作の入力に対して特定のシーケンス
の特定のデータを入力しないと目的とする論理動
作を実行できないからである。これを解決する手
段として第３図に示す手法が知られている。すな
わち第２図の手法と、IBM社のLSSD（level
sensitive scan）に代表される所謂スキヤン方式
とを組合わせたものである。スキヤン方式とは、
内部のフリツプフロツプを連結してシフトレジス
タ構成とし、スキヤンイン入力ピン、スキヤンア
ウト出力ピンを設け、このパスによりフリツプフ
ロツプの固有の値をロードし、また読み出してチ
エツクするものである。ここで、第３図ａに示す
構成では、スキヤン方式により、固有の内部論理
回路６内の制御フリツプフロツプ７にロードし、
その後、疑似乱数データ発生器（PID−GEN）
８により論理動作を行なわせ、第２図と同様に、
出力データ圧縮器９からのシグネチユア出力SO
を観測するものである。尚、第３図ｂは同図ａに
於ける疑似乱数データ発生器８の構成例（８ビツ
ト）を示し、同図ｃは同じく出力データ圧縮器９
の構成例を示すもので、いずれもフリツプフロツ
プ（Ｆ／Ｆ）とエクスクルシーブオアゲート
（EX／OR）とにより構成される。しかしなが
ら、この第３図に示す構成に於いては、あくまで
故障検出を目的とした方式であるので、必ずしも
これによつて意図した機能の組合わせがどの程度
補償されるかは明確でない。最も望まれるのは、
LSI中に定義された機能を働かせながら故障検出
を行なうことであり、また設計の確認を行なう意
味でも重要と考えられる。
タの発生が行われるので大量データで高速に試験
を行なうことができる。しかしながら、この方法
では、内部に多くのフリツプフロツプをもつてい
る場合、効果的なテストができない。何故なら通
常のLSIの動作の入力に対して特定のシーケンス
の特定のデータを入力しないと目的とする論理動
作を実行できないからである。これを解決する手
段として第３図に示す手法が知られている。すな
わち第２図の手法と、IBM社のLSSD（level
sensitive scan）に代表される所謂スキヤン方式
とを組合わせたものである。スキヤン方式とは、
内部のフリツプフロツプを連結してシフトレジス
タ構成とし、スキヤンイン入力ピン、スキヤンア
ウト出力ピンを設け、このパスによりフリツプフ
ロツプの固有の値をロードし、また読み出してチ
エツクするものである。ここで、第３図ａに示す
構成では、スキヤン方式により、固有の内部論理
回路６内の制御フリツプフロツプ７にロードし、
その後、疑似乱数データ発生器（PID−GEN）
８により論理動作を行なわせ、第２図と同様に、
出力データ圧縮器９からのシグネチユア出力SO
を観測するものである。尚、第３図ｂは同図ａに
於ける疑似乱数データ発生器８の構成例（８ビツ
ト）を示し、同図ｃは同じく出力データ圧縮器９
の構成例を示すもので、いずれもフリツプフロツ
プ（Ｆ／Ｆ）とエクスクルシーブオアゲート
（EX／OR）とにより構成される。しかしなが
ら、この第３図に示す構成に於いては、あくまで
故障検出を目的とした方式であるので、必ずしも
これによつて意図した機能の組合わせがどの程度
補償されるかは明確でない。最も望まれるのは、
LSI中に定義された機能を働かせながら故障検出
を行なうことであり、また設計の確認を行なう意
味でも重要と考えられる。
本発明は機能テストを重視しながら多くのデー
タパターンを自動発生させ故障検出を確実にする
ものであり、従来技術を有効に利用して実用性の
高い自己検査機能を実現したものである。
タパターンを自動発生させ故障検出を確実にする
ものであり、従来技術を有効に利用して実用性の
高い自己検査機能を実現したものである。
ここで第４図を用いて本発明の一実施例を説明
する。第４図ａは一実施例に於けるLSI内部の回
路構成を示すブロツク図であり、図中、１０は
LSI、１１は内部論理回路、１２は疑似乱数デー
タ発生回路（PID−GEN）、１３はタイミング信
号発生回路（TIM−GEN）、１４、及び１５は
それぞれ切換回路、１６は出力データ圧縮器であ
る。ここでは、LSI１０の入力ラインを制御入力
ラインCPとデータ入力ラインDPに分類し、デー
タ入力ラインDPについては、切換回路１５によ
り、第２図、第３図と同様に、疑似乱数データ発
生器１２の出力データPDと切替える。制御入力
ラインCPについては、切換回路１５により、本
来の制御入力シーケンス列と同じタイミング信号
を発生するタイミング信号発生回路１３の出力信
号TCと切替える。タイミング信号発生回路１３
は外部からのコマンドトリガ信号COMTにより
動作を開始する。この第４図ａの各部信号タイミ
ングを同図ｂに示す。尚、タイミング信号TCの
種類はLSI設計に応じて決まるものであり、その
種列をデータ入力ラインDPにより与えることに
より異なるタイミング信号の発生が可能である。
即ち、タイミング信号発生回路１３は、データ入
力信号ラインDP上の複数の特定データ入力に対
して、その各データの固有タイミング信号を出力
するもので、例えばデータ入力ラインDP上の複
数の特定データ（種別データ）をデコードするデ
コーダと、複数種のタイミング信号（ビツト配列
データ）発生手段とを有し、上記デコード出力に
より、複数のタイミング信号から１種のタイミン
グ信号（ビツト配列データ）を選択しコマンドト
リガ信号（COMT）に同期して出力する構成と
することにより実現できる。
する。第４図ａは一実施例に於けるLSI内部の回
路構成を示すブロツク図であり、図中、１０は
LSI、１１は内部論理回路、１２は疑似乱数デー
タ発生回路（PID−GEN）、１３はタイミング信
号発生回路（TIM−GEN）、１４、及び１５は
それぞれ切換回路、１６は出力データ圧縮器であ
る。ここでは、LSI１０の入力ラインを制御入力
ラインCPとデータ入力ラインDPに分類し、デー
タ入力ラインDPについては、切換回路１５によ
り、第２図、第３図と同様に、疑似乱数データ発
生器１２の出力データPDと切替える。制御入力
ラインCPについては、切換回路１５により、本
来の制御入力シーケンス列と同じタイミング信号
を発生するタイミング信号発生回路１３の出力信
号TCと切替える。タイミング信号発生回路１３
は外部からのコマンドトリガ信号COMTにより
動作を開始する。この第４図ａの各部信号タイミ
ングを同図ｂに示す。尚、タイミング信号TCの
種類はLSI設計に応じて決まるものであり、その
種列をデータ入力ラインDPにより与えることに
より異なるタイミング信号の発生が可能である。
即ち、タイミング信号発生回路１３は、データ入
力信号ラインDP上の複数の特定データ入力に対
して、その各データの固有タイミング信号を出力
するもので、例えばデータ入力ラインDP上の複
数の特定データ（種別データ）をデコードするデ
コーダと、複数種のタイミング信号（ビツト配列
データ）発生手段とを有し、上記デコード出力に
より、複数のタイミング信号から１種のタイミン
グ信号（ビツト配列データ）を選択しコマンドト
リガ信号（COMT）に同期して出力する構成と
することにより実現できる。
このタイミング信号発生回路１３で発生された
タイミング信号は、LSIの自己検査動作モード時
に於いて、疑似乱数データ発生器１２の出力デー
タPDとともに、切換回路１４，１５を介して内
部論理回路１１に供給される。この際の切換回路
１４，１５の切換え制御はLSIの自己検査動作モ
ードの指定時に図示しない制御信号線により与え
られる制御信号により行なわれる。
タイミング信号は、LSIの自己検査動作モード時
に於いて、疑似乱数データ発生器１２の出力デー
タPDとともに、切換回路１４，１５を介して内
部論理回路１１に供給される。この際の切換回路
１４，１５の切換え制御はLSIの自己検査動作モ
ードの指定時に図示しない制御信号線により与え
られる制御信号により行なわれる。
疑似乱数データ発生器１２は第３図ｂに示すよ
うな構成をなすもので、内部論理回路１１の論理
構成等によりある程度決められた複数種のデータ
が順次出力されるよう回路設計される。この疑似
乱数データ発生器１２によつて発生されるデータ
はその発生順に、外部の判断側装置（例えばマイ
クロプロセツサ）に予め記憶され、シグネチユア
出力（SO）が期待通りの値であるか否かの判断
に供される。
うな構成をなすもので、内部論理回路１１の論理
構成等によりある程度決められた複数種のデータ
が順次出力されるよう回路設計される。この疑似
乱数データ発生器１２によつて発生されるデータ
はその発生順に、外部の判断側装置（例えばマイ
クロプロセツサ）に予め記憶され、シグネチユア
出力（SO）が期待通りの値であるか否かの判断
に供される。
内部論理回路１１の出力データは第３図ｃに示
すような構成をなす出力データ圧縮器１６により
例えば１ビツトのデータに圧縮され、シグネチユ
ア出力（SO）として外部装置（例えばマイクロ
プロセツサ）に供給されて、期待されたデータ出
力であるか否かが判断される。
すような構成をなす出力データ圧縮器１６により
例えば１ビツトのデータに圧縮され、シグネチユ
ア出力（SO）として外部装置（例えばマイクロ
プロセツサ）に供給されて、期待されたデータ出
力であるか否かが判断される。
以上のようにして機能動作試験をも自動化する
ことが特徴であり、これらのテストのための回路
の規模は大規模な本来の回路からみればそれ程大
きな割合いを占めないのが一般的である。また一
般に制御入力タイミング列の組合わせもさほど多
くの種類はないと考えられる。
ことが特徴であり、これらのテストのための回路
の規模は大規模な本来の回路からみればそれ程大
きな割合いを占めないのが一般的である。また一
般に制御入力タイミング列の組合わせもさほど多
くの種類はないと考えられる。
上述したような自己検査機能をもつことによ
り、LSIに一度マクロなコマンドを入力すると、
後は自動的に検査データをLSI自身が発生するの
で、テストデータの作成が大幅に簡略化され、ま
た完全なランダム入力ではなく、正しい機能を働
かせながらデータ入力にランダム性を与えている
ので設計確認のレベルでも効果がある。
り、LSIに一度マクロなコマンドを入力すると、
後は自動的に検査データをLSI自身が発生するの
で、テストデータの作成が大幅に簡略化され、ま
た完全なランダム入力ではなく、正しい機能を働
かせながらデータ入力にランダム性を与えている
ので設計確認のレベルでも効果がある。
［発明の効果］
以上説明したように本発明によれば、ゲートア
レイ等のLSI内部の回路検査を高い信頼性をもつ
て容易に行なうことのできるLSIの自己検査装置
が提供できる。
レイ等のLSI内部の回路検査を高い信頼性をもつ
て容易に行なうことのできるLSIの自己検査装置
が提供できる。
第１図、第２図、及び第３図はそれぞれ従来技
術を説明するための図、第４図は本発明の一実施
例を説明するためのもので、同図ａは回路ブロツ
ク図、同図ｂは同図ａの動作タイミング図であ
る。 １０……LSI、１１……内部論理回路、１２…
…疑似乱数データ発生器（PID−GEN）、１３…
…タイミング信号発生回路（TIM−GEN）、１
４，１５……切換回路、１６……出力データ圧縮
器。
術を説明するための図、第４図は本発明の一実施
例を説明するためのもので、同図ａは回路ブロツ
ク図、同図ｂは同図ａの動作タイミング図であ
る。 １０……LSI、１１……内部論理回路、１２…
…疑似乱数データ発生器（PID−GEN）、１３…
…タイミング信号発生回路（TIM−GEN）、１
４，１５……切換回路、１６……出力データ圧縮
器。
Claims (1)
- １ 内部論理回路を動作させるために必要な制御
入力タイミング信号と同タイミングのテスト用タ
イミング信号を発生するタイミング信号発生回路
と、ランダムなデータを発生する疑似乱数データ
発生回路と、前記各発生回路の出力信号を外部よ
り供給される制御入力信号及びデータ入力信号と
切換え前記内部論理回路に選択的に供給する切換
回路とを具備し、テスト用の制御入力信号及びデ
ータ入力信号を内部で自動的に発生し自己検査を
実行することを特徴としたLSIの自己検査装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177395A JPS6068624A (ja) | 1983-09-26 | 1983-09-26 | Ｌｓｉの自己検査装置 |
| US06/653,042 US4670877A (en) | 1983-09-26 | 1984-09-21 | LSI circuit with self-checking facilitating circuit built therein |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58177395A JPS6068624A (ja) | 1983-09-26 | 1983-09-26 | Ｌｓｉの自己検査装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6068624A JPS6068624A (ja) | 1985-04-19 |
| JPH0249014B2 true JPH0249014B2 (ja) | 1990-10-26 |
Family
ID=16030177
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58177395A Granted JPS6068624A (ja) | 1983-09-26 | 1983-09-26 | Ｌｓｉの自己検査装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4670877A (ja) |
| JP (1) | JPS6068624A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113228U (ja) * | 1989-02-27 | 1990-09-11 |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0782073B2 (ja) * | 1985-11-06 | 1995-09-06 | 日本電気株式会社 | 自己検査可能な集積回路装置 |
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| US4710927A (en) * | 1986-07-24 | 1987-12-01 | Integrated Device Technology, Inc. | Diagnostic circuit |
| DE3639577A1 (de) * | 1986-11-20 | 1988-05-26 | Siemens Ag | Logikbaustein zur erzeugung von ungleich verteilten zufallsmustern fuer integrierte schaltungen |
| JP2628154B2 (ja) * | 1986-12-17 | 1997-07-09 | 富士通株式会社 | 半導体集積回路 |
| US4831623A (en) * | 1987-07-16 | 1989-05-16 | Raytheon Company | Swap scan testing of digital logic |
| US4870346A (en) * | 1987-09-14 | 1989-09-26 | Texas Instruments Incorporated | Distributed pseudo random sequence control with universal polynomial function generator for LSI/VLSI test systems |
| DE3732429A1 (de) * | 1987-09-25 | 1989-04-06 | Siemens Ag | Elektronische baugruppe mit einem selbsttestschaltkreis |
| US4912709A (en) * | 1987-10-23 | 1990-03-27 | Control Data Corporation | Flexible VLSI on-chip maintenance and test system with unit I/O cell design |
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| US5167020A (en) * | 1989-05-25 | 1992-11-24 | The Boeing Company | Serial data transmitter with dual buffers operating separately and having scan and self test modes |
| JPH04102353A (ja) * | 1990-08-22 | 1992-04-03 | Nec Corp | 大規模半導体集積回路 |
| JP2643578B2 (ja) * | 1990-10-16 | 1997-08-20 | 日本電気株式会社 | 自己診断回路 |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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1983
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1984
- 1984-09-21 US US06/653,042 patent/US4670877A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02113228U (ja) * | 1989-02-27 | 1990-09-11 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6068624A (ja) | 1985-04-19 |
| US4670877A (en) | 1987-06-02 |
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