JPS6093819A - クロツク切換回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、２つのクロック入力端子を有し、一方のクロ
ックが発信停止した場合には、他方のクロックを切換出
力するクロック切換回路に関する。

従来、高信頼性を要求される電子機器には、複数のクロ
ック入力端子を有し、一方のクロックが停止した場合で
も支障なｈよう、残シのクロック入力に切換えるクロッ
ク切換回路が用いられている。

しかしながら、かかるクロック切換回路において、一方
のクロックが停止した際、他方のクロック入力に切換え
るときには、一方のクロックの停止時の位相並びに接続
される他方のクロックの初期の位相に関し、何ら配慮が
なく、シたがって、切換期間における″′１″レベル及
びＵｏ＃レベルの異常が出力クロックとして直接税われ
ることとなシ、またクロック停止時点から残シのクロッ
クに切換えるまでのクロック停止時間が長くなるという
欠点があった。

本発明の目的は、上記従来の次点を除去するところにあ
り、第１のクロックが停止した場合には、その停止時の
位相に拘らず、その出力遅延クロックにおいて１１１７
ルベルの期間が完全に終わる時点までこの遅延クロック
を出力すると共に、第２のクロック切換前において一定
期間の′０”レベルを強制的に出力し、しかる後接続す
る第２のクロックが″′ＯＨレベルに至ってｈるか否か
を確認した後これを切換出力することによ）、切換期間
にかける°°１”レベルの期間の異常な長短を完全に除
去し、かつ′０”レベルの期間の異常を少なくしうるク
ロック切換回路を提供することにある。

かかる本発明の目的を達成するため、本発明の構成は、
入力される第１のクロックを一定期間遅延させて出力す
る手段と、第１のクロックの発信停止を検出する手段と
、この発信停止の検出信号を受けた際、前記遅延クロッ
クのうち′１”レベルをその期間が第１のクロックの１
１”レベルの１周期分に一致する時点まで保持せしめて
出力させた後で停止させる手段と、当該出力クロックに
続けて、第１のクロックのＩＩＯ＃ｌレベルの１周期と
等しい期間だけ′０”レベルを出力させる手段と、この
徒弟２のクロックが１０″レベルに至った時点から初め
て第２のクロックを出力させる手段とからなるものであ
る。

以下本発明の一実施例を図面に基づいて説明する。

第１図は、本発明に係るクロック切換回路の一実施例を
示す回路図、第２図は同実施例における各部の信号波形
の状態を示すタイミングチャート図である。

第１図中、クロック切換回路は、第１のクロックの入力
端子１と第２のクロックの入力端子２を有しておシ、第
１のクロックと第２のクロックは、概ね同一周波数で、
同一デユーティ−比として扱うことができるが、本実施
例では位相については相違するものとして説明する。

第１のクロックの入力端子１は検出器３及び遅れ回路４
に接続されている。この検出器３は、第１のクロックの
発信停止を検出するものであシ、第１のクロックの１周
期内に′°１”レベルを検知しなｈ場合には、′１”レ
ベルの発信停止の検出信号を発し、第１のクロックの発
信が継続されている場合には　ｔｌＱｊｌレベルを出力
する。遅れ回路４は、常態では第１のクロックを一定時
間だけ遅延させて出力させるものである。その遅延時間
りは、検出器３が発信停止を発見するまでに要する時間
（本実施例では第１のクロックの１周期分以上）と、こ
の検出時点の出力クロックの位相が如何なる状態におｈ
ても′ｌ”レベルを完全に出力させるために要する時間
（本実施例では第１のクロックの１周期分以上）との和
であシ、本実施例では、第２図よシ明らかな如く、第１
クロツクの１周期分の約′２．５倍としである。

５は、検出器３及び遅れ回路４から入力されるアンド回
路であシ、検出器３が第１のクロックの発信停止を検出
した時点におｈて遅延クロック（出力クロック）がｕｏ
ｊｊレベルにあるときには、即″１”レベルの完了信号
を出力し、検出器３が第１のクロックの発信停止を検出
するも、未だ遅延り四ツクが１”レベルにあるときには
　＠ＬｔＪｊレベルの完了信号を出力せず１０”レベル
にア）、遅延クロックが立ち下がったときに初めて′１
”レベルの完了信号を出力する。したがって、このアン
ド回路５は、第１のクロックが発信停止した場合におい
てその出力り四ツクのうちｕｌ”レベルが出力完了され
ている否かを判別するものである。

６は、そのセット端子Ｓが検出器４の出力端子に、その
リセット端子Ｒがアンド回路５の出力端子に、夫々接続
されたセットリセット・フリップフロッグであシ、その
Ｑ端子はアンド回路７の一方の入力端子に接続して匹る
。アンド回路７の他方の入力端子は遅れ回路４の出力端
子に接続しておシ、またアンド回路７の出力端子はオア
回路８の一方の入力端子に接続されている。

セットリセット・フリップフロップ６の′Ｑ端子は別の
遅れ回路９を介してアンド回路１０に接続されている。

この遅れ回路９は、アンド回路５からの゛１″レベルの
完了信号の出力によシリセットされるセットリセット・
フリップフロップ６の１”レベルのζ信号をｄ（第１の
クロックにおける°′０″レベルの１周期分）だけ遅延
させるものである。

アンド回路１０の他方の入力端子には第２のクロックが
印加されており、またアンド回路１０の出力端子は別の
セットリセット・フリップフロップ１１のセット端子Ｓ
に接続されている。一方、セットリセット・フリップフ
ロップ１１の他方の入力端子Ｒは別のセットリセット・
フリップフロップ６のＱ端子に接続されておシ、またセ
ットリセット・フリップフロップ１１の出力端子Ｑはア
ンド回路１２の一方の入力端子に接続されている。

アンド回路１２の他方の入力端子は第２のクロックの入
力端子２に接続され、アンド回路１２の出力端子はオア
回路８の他方の入力端子に接続されている。なお、１３
は、オア回路８の出力端子でアシ、本実施例に係る夕日
ツク切換回路の出力端子である。

以下、本実施例の動作につき第２図を参照しつつ説明す
る。

〔第１のクロックの発信継続の場合〕 かかる場合は、検出器３から０”レベルの信号が出力さ
れてシシ、これによシセットリセット・フリップフロッ
プ６はセットされた壕まであシ、したがってＱ端子から
″１１″ルベルの信号が出力され、アンド回路７の出力
端子には遅れ回路４がらの遅延クロックがそのままの形
で出力される。

一方、別のセットリセット・フリップフロップ１１のＲ
端子には、セットリセット・フリップフロップ６のＱ端
子から′″１”レベルの信号が印加されているため、そ
のセットリセット・７リツプ７０ツブ１１のＱ端子は″
′θ″レベルにあシ、よってアンド回路１２の一方の端
子は′０”レベルであシ入力端子２からの第２のクロッ
クはアンド回路１２で出力阻止されている。したがって
、第１のクロックは遅延時間りだけ遅れて出力端子１３
よシ出力されている。

〔第１のクロックの発信停止の場合〕 第１の夕日ツクの発信が停止した場合は、その時点から
第１のりａツクの１周期分以内に、検出器３がその停止
を検出して”１”レベルの発信停止信号を出力する。な
お、との現実の発信停止と発信停止信号の出力時点の間
は、遅延クロックは出力端子１３より出力され続けてい
る。この発信停止信号を受けると、アンド回路５は、前
述した通シ、遅延クロックのうちＩＩ、”レベルが完全
な１周期分だけ出力されたか否かを判別し、出力された
ときには“１”レベルの完了信号を出力′シ、セットリ
セット・フリップフロップ６の互端子ｔ−”１”レベル
にすると共にそのＱ端子をＩＩ　ＯＩＩレベルに設定す
る。この結果、アンド回路７から出力される遅延クロッ
クは阻止される。第２図において、この第１のクロック
（遅延クロック）の出力阻止は、″″０″０″ルベルで
起こることを示しており、かかる場合は、完了信号が検
出信号と同時に発生し、また第３図、第４図においては
、遅延クロックの立ち下がり直後で阻止されている。と
の出力阻止の時点Ｐ１マでに出力される第１のクロック
“Ｏ”レベルの期間の最大はｄである（立ち上がシ直前
で阻止された場合）。

次に、時点Ｐ１　から′ｌ”レベル信号が遅延時間ｄだ
け遅らされてアンド回路１０の一方の入力端子に印加さ
れる。この時点Ｐ１　から時間ｄだけの間、セットリセ
ット・７リツプフロツプ１１はなおもリセットされてい
るから、出力端子１３には′Ｏ”レベルの出力が現われ
ている。

時点Ｐ１＋ｄに至ると、アンド回路１０の一方の入力端
子には１”レベルが印加される。ところで、アンド回路
の他方の入力端子には第２のクロックが印加されている
から、この入力端子に＠Ｏ＃レベルが現われた場合に、
アンド回路１ｏの出力端子から″′１″ルベルの切換信
号が出力される。すなわち、アンド回路１０は、時点Ｐ
１＋ｄ　で直ちに切換信号を発せずに、印加される第２
のクロックのうち、ｕｌ”レベルがなくなシ、１″ルベ
ルに至った時点で初めて切換信号を出力するものであυ
、第２のクロックの切換に際して、その′１”レベルの
期間を寸断させて接続することはせず、第２のクロック
のａｔ　１ｎレベルの１周期分を保障する。この切換信
号によシ、セットリセット・フリップフロップ１１がセ
ットされ、この結果　ＩＩＱ　ｊｊレベルの時点で第２
のクロックがアンド回路１２．オア回路８を介して出力
端子１３から切換出力される。

なか、第３図においては、時点ｐ１＋ｄ　では第２のク
ロックが立ち上がる直前にある状態を示し、この時点で
直ちに第２のクロックへ切換わる。かかる場合は、切換
期間において″Ｏ′″レベル期間が最小の場合である。

また第４図においては、時点Ｐ１＋ｄでは第２のクロッ
クが立ち上がってしまった状態を示し、第２のクロック
に切換わるまでには、更に第２のクロックの立ち千がシ
までの時間（第２のクロックのパ１”レベルの１周期分
）を要する。この間は　Ｕｏ＃Ｊレベルの出力が出力端
子１３１Ｃ現われている。かかる場合は、切換期間にお
いて′Ｏ”レベル期間が最大となる場合である。

かくして、本実施例によれば、電子機器のタイばング制
御に重大な影響を与えるり四ツクの“１′″レベルの周
期を、クロックの切換前後にｂｌ、ｎて損なわせること
なく、切換え接続を行々うことができる。また、切換期
間は＠０″レベルとして出力に現われるため、クロック
切換による瞑動作も防止でき、かつ、その切換時間は最
大１周期分であシ、短時間であるという利点を有する。

以上説明したように、本発明に係るクロック切換回路に
よれば、入力される第１のクロックを遅延クロックとし
て出力し、如何なる時点で第１のクロックが発信した場
合でも、遅延クロックのうち“′１”レベルがその１周
期分だけ完全に出力完了するまで遅延クロックを出力し
、また一定期間の“°０”レベルの出力を確保し、更に
、第２のクロックに切換える時点をそのｏＯ″レベルに
ある場合に限定したものであるから切換前後の″′１″
レベルの期間が寸断されることなく、１周期分のパ１”
レベルが確保され、異常な長短を完全に除去することが
でき、また切換期間は頴”レベルとして出力され、しか
もその時間も少ないという効果を有する。

【図面の簡単な説明】

第１図は、本発明に係るクロック切換回路の一実施例を
示す回路図、第２図は、同実施例における各部の信号波
形を示すタイミングチャート図、第３図は、同実施例に
おいて第２のクロックに切換わる際１０＃レベルの期間
が最小となる場合を示すタイばングチャート図、第４図
は、同実施例において第２のクロックに切換わる際６０
″レベルの期間が最大と々る場合を示すタイミングチャ
ート図である。 １・・・第１のクロックの入力端子 ２・・・第２のクロックの入力端子 ３・・・検出器 ４・・・遅延時間りの遅れ回路 ５．７，１０．１２・・・アンド回路 ６．１１・・・セットリセット・フリップフロップ８・
・・オア回路 ９・・・遅延時間ｄの遅れ回路 １３・・・クロック切換回路の出力端子出願人　日本電
気株式会社

Claims (1)

【特許請求の範囲】
1. 入力される第１のクロックを一定時間遅延させて出力す
   る手段と、第１のクロックの発信停止を検出する手段と
   、この発信停止の検出信号を受けた際、前記遅延クロッ
   クのうち“１″レベルをその期間が第１のり四ツクの′
   １”レベルの１周期分に一致する時点まで保持せしめて
   出力させた後で停止させる手段と、当該出力クロックに
   続けて、第１のクロックのｕＯＨレベルの１周期と等し
   い期間だけ″″０＃０＃レベルさせる手段と、この後筒
   ２のクロックがｕＯ”レベルに至った時点から初めて第
   ２のクロックを出力させる手段とからなることを特徴と
   するクロック切換回路。