JPH02302122A - クロック断検出回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はクロック断検出回路に関し、特に半導体集積回
路装置のクロック断検出回路に関する。

〔従来の技術〕

従来、この種のクロック断検出回路は、第５図に示すよ
うに、マルチバイブレータ３の端子ＣＥＸＴと端子ＲＢ
ｘ７　／　ＣＥＸＴとの間にコンデンサＣ１を外付けし
、端子ＲＥＸＴ　／　ＣＥＸＴに外付けの抵抗Ｒ１を介
して電源電圧ＶＣＣを印加し、端子Ａを接地し、端子Ｂ
にこのクロック断検出回路の対象である所定の周期Ｔの
２値信号のクロック信号ＣＫを入力して端子Ｑから検出
信号ＶＤＴ’を出力する構成となっていた。

マルチバイブレータ３は、クロック信号ＣＫの立上り（
又は立下り）で起動して検出信号ＶＤτ′を高レベルに
し、抵抗Ｒ１及びコンデンサＣ１で定まる時定数に応じ
た期間だけこの高レベルを保持し、この高レベルの期間
にクロック信号ＣＫの次の立上りにより再起動するよう
になっている。

従って、クロック信号ＣＫが停止しない限り検出信号ｖ
ｏＴ’は高レベルを保持し、クロック信号ＣＫが停止す
ると検出信号ＶＤＴ’は低レベルとなるので、クロック
断を検出することができる。

〔発明が解決しようとする課題〕

上述した従来のクロック断検出回路は、抵抗Ｒ，とコン
デンサＣ１とをマルチバイブレータ３に外付けし、クロ
ック信号ＣＫによりこのマルチバイブレーク３を起動す
る構成となっているので、外付は部品が必要となるため
に装置の小型化が困難になるという欠点がある。

本発明の目的は装置の小型化が容易となるクロック断検
出回路を提供することにある。

〔課題を解決するための手段〕

本発明のクロック断検出回路は、所定の周期をもつ２値
信号の観測対象のクロック信号を前記周期の１／４より
長く１／２より短かい時間だけ遅延させる第１の遅延素
子と、この第１の遅延素子とほぼ等しい遅延時間をもち
この遅延時間だけ前記第１の遅延素子の出力信号を遅延
させる第２の遅延素子と、複数の論理素子を備え、前記
クロック信号と前記第１及び第２の遅延素子の出力信号
とを入力し、前記クロック信号が停止して第１及び第２
のレベルの何れか一方に固定されると第１のレベルから
第２のレベルへ変化する検出信号を出力する論理検出部
とを有している。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第１の実施例を示す回路図である。

この実施例は、所定の周期Ｔをもつ２値信号の観測対象
のクロック信号ＣＫを、周期Ｔの１／４より長く１／２
より短かい時間ｄだけ遅延させる第１の遅延素子ＩＡと
、この第１の遅延素子ＬＡと等しい遅延時間ｄをもち、
この遅延時間ｄだげ第１の遅延素子ＩＡの出力信号■１
を遅延させる第２の遅延素子ＩＢど、ＯＲ素子Ｇｌ　、
ＮＡＮＤ素子Ｇ２及びＡＮＤ素子Ｇ３を備え、クロック
信号ＣＫと第１及び第２の遅延回路ＬＡ、ＩＢの出力信
号Ｖ１．Ｖ２とを入力し、クロック信号ＣＫが停止して
高レベル又は低レベルに固定されると高レベルから低レ
ベルへ変化する検出信号ＶＯ〒を出力する論理検出部２
とを有する構成となっている。

次に、この実施例の動作について説明する。

第２図はこの実施例の動作を説明するための各部信号の
波形図である。

論理検出部２のＯＲ素子Ｇ１．ＮＡＮＤ素子Ｇ２の各入
力端にはそれぞれ、クロック信号ＣＫ直接と、このクロ
ック信号ＣＫをｄ及び２ｄだけ遅延させた遅延素子ＩＡ
、ＩＢの出力信号■１゜■３とが入力される。

遅延時間ｄと周期Ｔとの関係は Ｔ／１　　＜ｄ　　＜Ｔ／２ となっているので、クロック信号ＣＫが継続して入力さ
れている間はどの時点をとっても、クロック信号ＣＫ、
出力信号Ｖ１．Ｖ２のうちの１つは高レベル、１つは低
レベルとなっている。従つて、ＯＲ素子Ｇ１の出力は高
レベル、ＮＡＮＤ素子Ｇ２の出力は低レベルとなり、検
出信号ＶＤＴは高レベルのままである。

クロック信号ＣＫが停止し低レベルに固定されると、Ｎ
ＡＮＤ素子Ｇ２の出力はそのまま低レベル、ＯＲ素子Ｇ
、の出力は出力信号■２が低レベルに固定された時点で
低レベルとなり、検出信号ＶＯ↑は高レベルから低レベ
ルへと変化する。

また、クロック信号ＣＫが高レベルに固定されると、Ｏ
Ｒ素子Ｇ１の出力はそのまま高レベル、ＮＡＮＤ素子Ｇ
２の出力は出力信号■２が高レベルに固定された時点か
ら低レベルとなり、検出信号ＶＤＴは高レベルから低レ
ベルへと変化する。

こうしてクロック信号ＣＫの停止を検出することができ
る。

第３図は本発明の第２の実施例を示す回路図である。

この実施例は、論理検出部２ＡをＮＯＲ素子Ｇ４．ＡＮ
Ｄ素子Ｇ５及びＮＯＲ素子Ｇ６を備えた構成としたもの
である。

第４図はこの実施例の各部信号の波形図である。

このように、論理検出部２，２Ａの入力信号であるクロ
ック信号ＣＫ、出力信号Ｖ１．Ｖ２と、出力信号である
検出信号ＶＤＴとの関係は全く同一となる。

これら実施例で示されるように、論理検出部２．２Ａは
全て論理素子で形成することができ、しかも外付は部品
が不要となるので、装置を小型化することができる。

〔発明の効果〕

以上説明したように本発明は、クロック信号を、このク
ロック信号の周期の１／４より長く１／２より短かい時
間だけ遅延させる第１の遅延回路と、この第１の遅延回
路の出力信号を同じ時間だけ遅延させる第２の遅延回路
を設け、これら遅延回路の出力信号と遅延のないクロッ
ク信号とからクロック信号の停止を検出する論理検出部
を設けた構成とすることにより、論理検出部を論理素子
だけで形成することができ、しかも外付は部品が不要と
なるので、装置の小型化を容易にすることができる効果
がある。

図面の簡単な説明 第１図及び第２図はそれぞれ本発明の第１の実施例を示
す回路図及びこの実施例の動作を説明するための各部信
号の波形図、第３図及び第４図はそれぞれ本発明の第２
の実施例を示す回路図及びこの実施例の動作を説明する
ための各部信号の波形図、第５図は従来のクロック断検
出回路の一例を示す回路図である。

ＬＡ、ＩＢ・・・遅延回路、２，２Ａ・・・論理検出部
、３・・・マルチバイブレータ、Ｃ１・・・コンデンサ
、Ｇ１・・・ＯＲ素子、Ｇ２・・・ＮＡＮＤＡＮＤ素子
・・・ＡＮＤ素子、Ｇ４・・・ＮＯＲ素子、Ｇ５・・・
ＡＮＤ素子、Ｇ６・・・ＮＯＲ素子、Ｒ，・・・抵抗。

代理人　弁理士　、内　原　　晋 あ（因 ＋ｆ’ｌど凹

Claims (1)

【特許請求の範囲】
1. 所定の周期をもつ２値信号の観測対象のクロック信号を
   前記周期の１／４より長く１／２より短かい時間だけ遅
   延させる第１の遅延素子と、この第１の遅延素子とほぼ
   等しい遅延時間をもちこの遅延時間だけ前記第１の遅延
   素子の出力信号を遅延させる第２の遅延素子と、複数の
   論理素子を備え、前記クロック信号と前記第１及び第２
   の遅延素子の出力信号とを入力し、前記クロック信号が
   停止して第１及び第２のレベルの何れか一方に固定され
   ると第１のレベルから第２のレベルへ変化する検出信号
   を出力する論理検出部とを有することを特徴とするクロ
   ック断検出回路。