JPH04157815A - カウンタ制御回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 通信装置等に使用され、ｎ周期でカウントするカウンタ
を有するカウンタ制御回路に関し、外部からの入力信号
のタイミングに異常が発生した時、カウンタの誤動作を
防ぐカウンタ制御回路を提供することを目的とし、 外部からの入力信号及び内部で制御される信号によりｎ
周期でカウントするカウンタを有するカウンタ制御回路
において、外部からの入力信号のタイミングに異常が発
生した時、一定期間外部からの入力信号の入力を禁止す
る外部入力禁止手段をカウンタの前段に設け、カウンタ
の誤動作を防ぐように構成する。

〔産業上の利用分野〕

本発明は、通信装置等に使用され、ｎ周期でカウントす
るカウンタを有するカウンタ制御回路の改良に関するも
のである。

内部ロード信号と外部ロード信号の２つの信号によりカ
ウンタのカウント開始値を決めるカウンタ制御回路にお
いて、クロックが高速になった時にも安定に動作するよ
うにするためには、カウンタの出力を一度デコードしそ
の値をフリップフロップ（以下ＦＦと称する）に保持す
る構成が用いられている。

しかしこの回路構成においては、電源の投入時や外部か
らのタイミング信号に異常が発生した時に外部ロード信
号と内部ロード信号があるタイミングで入力されると、
所定の分周比より１つ多い値でカウントしそのまま動作
が継続してしまい、後段の回路に誤動作を生じることに
なる。このため、外部からの入力信号のタイミングに異
常が発生した時、カウンタの誤動作を防ぐカウンタ制御
回路が要望されている。

〔従来の技術〕

第４図は従来例のカウンタ回路の構成を示すブロック図
である。

第５図は従来例の回路動作を説明するタイムチャートで
ある。

第４図に示すカウンタ回路において、正常時には第５図
（ａ）の■に示す外部ロード信号がクロックに同期して
否定論理和回路（以下ＮＯＲ回路と称する）■の一方の
入力端子に加えられると、Ｎ。

Ｒ回路１からは同図（ａ＋の■に示すパルスをカウンタ
２−１及び２−２のロード端子（Ｌ　Ｄ）に出力する。

カウンタ２−１及び２−２はそれぞれ例えば１６進のカ
ウンタであり、カウンタ２−１は１６までの数をカウン
トし、カウンタ２−２は２５６までの数をカウントする
ものとする。

今の場合、例えばカウンタ２−１のみを使用するものと
する。すると、カウンタ２−１で上記ＮＯＲ回路ｌの出
力のパルス（第５図（ａ）の■）を入力すると、カウン
トを開始し、カウンタ２−１の４本の出力線から順次カ
ウントした値をデコード回路３に出力する。この場合、
第５図（ａ）の■のｎは１６である。デコード回路３で
は、カウタ２−１の出力を入力して入力カウント値が１
５を検出した時、第５図（ａ）の■に示すパルスをフリ
ップフロップ（以下ＦＦと称する）４のＤ端子に出力す
る。

ＦＦ４では上記デコード回路３の出力パルスをＤ端子に
入力すると、Ｃ端子に加えたクロック（ＣＬＫ）により
Ｑ端子から第５図（ａ）の■に示す内部ロード信号とし
てのパルスを出力し、ｎ＝１６のタイミングでＮＯＲ回
路回路他方の入力端子に加える。するとＮＯＲ回路１で
は前述したと同様に、ｎ＝１６のタイミングで第５図（
ａ）の■に示すパルスをカウンタ２−１に出力する。カ
ウンタ２−１では上記ＮＯＲ回路ｌの出力のパルス（第
５図（ａ）の■）を入力すると、前述したと同様にカウ
ントを開始し、カウンタ２〜１の４本の出力線から順次
カウントした値をデコード回路３に出力する。デコード
回路３ではｎ＝１５のカウント値を検出する毎に規則的
に後段の回路（図示しない）にパルスを出力する。

このようにして、カウンタ回路（分周）の動作を行なっ
ていた。

〔発明が解決しようとする課題〕

しかしながら上述のカウンタ回路においては、電源投入
時に又は何らかの原因で第５図ｆｂ）の■に示すように
外部ロード信号に変化が生じ、ｎ＝１６でＮＯＲ回路１
の一方の入力端子に加えられるパルスの位置がずれたと
する。すると、ＮＯＲ回路１ではＦＦ４の出力の内部ロ
ード信号と上記外部ロード信号との否定論理和により、
第５図（ｂ）の■に示すような２クロック分の幅の広い
パルス（“１”）を出力する。その結果、カウンタ２−
１の出力はそれまでのｎ　（＝１６）からｎ＋１　（−
４７）と１つ多い値でカウントし、そのまま動作を継続
してしまう。その結果、後段の回路（図示しない）に誤
動作を生じるという問題点があった。

したがって本発明の目的は、外部からの入力信号のタイ
ミングに異常が発生した時、カウンタの誤動作を防ぐカ
ウンタ制御回路を提供することにある。

〔課題を解決するための手段〕

上記問題点は第１図に示す回路の構成によって解決され
る。

即ち第１図において、外部からの入力信号及び内部で制
御される信号によりｎ周期でカウントするカウンタ２０
０を有するカウンタ制御回路において、 ９００はカウンタ２００の前段に設けられ、外部からの
入力信号のタイミングに異常が発生した時、一定期間外
部からの入力信号の入力を禁止する外部入力禁止手段で
ある。

そして、カウンタ２００の誤動作を防ぐように構成する
。

〔作　用〕

第１図において、外部からの入力信号及び（制御部３０
０の出力の）内部で制御される信号により、ウンタ２０
０を初期化してカウントを開始してカウント値を順次制
御部３００に出力する。制御部３００では、ｎ周期毎に
カウント値を検出して、上述した制御信号をカウンタ２
００に出力する。

今、カウンタ２００に入力する外部からの入力信号のタ
イミングに異常が発生して、それまでｎ周期毎に初期化
してカウントしていたのが（Ｑ＋１）周期毎に初期化し
てカウントするようになったとする。このため、カウン
タ２００の前段に外部入力禁止手段９００を設け、外部
入力禁止手段９００において一定期間外部からの入力信
号の入力を禁止するようにする。この結果、（ｎ＋１）
周期毎に初期化してカウントするのをｎ周期毎に初期化
してカウントする状態に戻し、カウンタ２００の誤動作
を防ぐことができる。

〔実施例〕

第２図は本発明の実施例のカウンタ回路の構成を示すブ
ロック図である。

第３図は実施例の回路動作を説明するタイムチャートで
ある。

企図を通じて同一符号は同一対象物を示す。

本発明が従来例と異なる点は、ＦＦ、単安定マルチバイ
ブレーク等の回路を設け、従来の回路で発生する異常状
態を検出し外部ロード信号を一時禁止することにより、
正常動作に復旧させるようにしたことにある。以下に詳
細に説明する。

第２図において、正常時には外部ロード信号（第３図（
ａ）の■参照）を例えばカウンタ２−１のｎ＝１６のタ
イミングで、論理積回路（以下ＡＮＤ回路と称する）５
の一方の入力端子に加えるとする。

ＡＮＤ回路５の他方の入力端子には、新たに設けた単安
定マルチバイブレーク９の出力（今の場合、第３図（ａ
）の■に示すように例えば“１”とする）を加える。す
るとＡＮＤ回路５からは、ｎ；１６のタイミングで“１
°°をＮＯＲＯＲ回路一方の入力端子に出力する（第３
図（ａ）の■°参照）。

するとＮＯＲＯＲ回路一方の入力に加える内部ロード信
号の値に関係なく、ＮＯＲ回路１からはｎ＝１６のタイ
ミングで“θ″をカウンタ２−１　と２−２のＬＤ端子
及びＦＦ６のＤ端子に出力する。今の場合、例えば１６
進カウンタを使用するとすると、カウンタ２−１だけを
使用しカウンタ２−２は使用しない。カウンタ２−１で
はカウントを開始し、順次カウント値をデコード回路３
に出力する（第３図（ａ）の■参照）。デコード回路３
では第３図（ａ）の■に示すように、ｎ＝１５のタイミ
ングでプラスのパルスをＦＦ４のＤ端子に出力する。Ｆ
Ｆ４ではＣ端子に加えたクロックにより、Ｃ端子から１
つ遅延したｎ、＝１６のタイミングで内部ロード信号と
してのパルスをＮＯＲ回路１の他方の入力端子に出力す
る（第３図（ａ）の■参照）。そして前述したようにＮ
ＯＲＯＲ回路−０゛のパルスをｎ＝１６のタイミングで
カウンタ２−１及び２−２に出力する（第３図（ａ）の
■参照）。

一方、前述したＦＦ６のＤ端子にＮＯＲＯＲ回路−力（
今の場合“０”）をｎ＝１６のタイミングで加えると、
ＦＦ６のＣ端子からは１つずれたタイミング（即ちｎ＝
１のタイミング）で“０゛のパルスを出力する（第３図
ｆａ）の■参照）。この出力“０パをＦＦ７のＤ端子に
加えると、Ｃ端子に加えたクロックによりＦＦ７のＣ端
子からは更に１つずれたタイミング（即ちｎ＝２のタイ
ミング）で、“０”のパルスを出力する（第３図ｆａ）
の■参照）。

ＦＦ７のＣ端子の出力“０°”（ｎ＝２のタイミング）
とＦＦ６のＣ端子の出力”Ｏ”　（ｎ　＝　１のタイミ
ング）とをＮＯＲ回路８に加え、ＮＯＲ回路８で否定論
理和を求める。するとＮＯＲ回路８の出力は第３図ｔａ
＋の■に示すように、すべてのタイミングで“０“°の
信号を出力する（第３図ｆａｊの■参照）。

この出力“０”′を単安定マルチバイブレーク９に加え
る。ここで単安定マルチバイブレーク９にθ″を入力し
た時には“ｌ”を出力し、“１”を入力した時だけ一定
期間“０”を出力するように、単安定マルチバイブレー
ク９を設定しておく。すると今の場合、ＮＯＲ回路８か
ら０″を入力したため、単安定マルチバイブレーク９か
らはすべてのタイミングで“１”の信号を出力する（第
３図（ａ）の■参照）。この単安定マルチバイブレーク
９の出力の“１″の信号を前述したＡＮＤ回路５の他方
の入力端子に加える。

この結果、ＡＮＤ回路５からは前述したように、入力の
外部ロード信号に対応した“ｌ”のパルスをｎ＝１６の
タイミングでＮＯＲＯＲ回路用力する。

前述した動作を繰り返し行なう。

次に第３図（ｂ）の■に示す外部ロード信号が何らかの
原因でｎ＝１６から１つずれて入力した時、ＡＮＤ回路
５からはｎ；１６から１つずれて１″のパルスをＮＯＲ
ＯＲ回路用方の入力端子に出力する（同図（ｂ）の■′
参照）。一方、ＮＯＲ回路１の他方の入力端子には内部
ロード信号（同図（ｂ）の■参照）がｎ＝１６のタイミ
ングで加えられているため、ＮＯＲＯＲ回路用は第３図
（ｂ）の■に示すように２クロック分“０”が連続した
パルスが出力される。

このＮＯＲＯＲ回路用クロック分“０”が連続したパル
ス出力をカウンタ２−１及び２−２に加えるとともに、
ＦＦ６のＤ端子に加える。カウンタ２−１では前述した
ようにｎ＝１６のタイミングでカンウドを開始する。一
方、ＦＦ６ではＣ端子に加えたクロックにより入力から
１つずれたタイミングで、上述した２クロック分“０”
が連続したパルスをＱ端子から出力する（同図（ｂ）の
■参照）。このＦＦ６の出力をＦＦ７のＤ端子に加え、
同様にＣ端子に加えたクロックにより入力から更に１つ
ずれたタイミングで、上述した２クロック分“０”が連
続したパルスをＱ端子から出力する（同図（ｂ）の■参
照）。

上述したＦＦ６及びＦＦ７の出力をＮＯＲ回路８に加え
、ＮＯＲ回路８で否定論理和を求める。

すると、ＮＯＲ回路８からはＦＦ６及びＦＦ７の出力“
０”の時間的に重なった部分、即ち第３図（ｂ）の■に
示すようにｎ＝１のタイミングで、′１”を出力する。

このＮＯＲ回路８の“ｌ”の出力を単安定マルチバイフ
レーク９に加えることにより、単安定マルチバイブレー
タ９の性質から上記入力パルス“１”の立ち上がり部分
のタイミングで、今まで１″を出力していたのが予め決
めた一定期間“０”の信号を出力する（第３図（ｂ）、
（Ｃ）の■参照）。

上記“０”を出力する期間は、例えばｎ＝１６〜３２の
クロックの期間とする。

単安定マルチバイブレーク９の“０”の出力をＡＮＤ回
路５の他方の入力端子に加える。すると、ＡＮＤ回路５
の一方の入力端子に加えた外部ロード信号が何らかの原
因によりｎ＝１６のタイミングから１つずれていても、
上述した単安定マルチバイブレータ９からの０″の入力
によりＡＮＤ回路５からはθ″をＮＯＲＯＲ回路用力す
る。ＮＯＲ回路１では、ｎ＝１６のタイミングで入力し
た内部ロード信号″１”°のパルスにより同じｎ＝１６
のタイミングで、１クロック分の“０”のパルスをカラ
ンり２−１と２−２及びＦＦ６に出力する（第３図（Ｃ
）の■参照）。以後は第３図（ａ）に示す正常時の場合
と同様の動作を行なう。即ち、正常動作に復旧させるこ
とができる。

このようにして外部ロード信号のタイミングがずれて異
常が発生した時、外部ロード信号を一時禁止することに
より正常動作に復旧させることができる。

〔発明の効果〕

以上説明したように本発明によれば、外部ロード信号の
タイミングがずれて異常が発生した時、外部ロード信号
を一時禁止することにより正常動作に復旧させることが
できる。その結果、回路全体の信頼性を高めることがで
きる。

【図面の簡単な説明】

第１図は本発明の原理図、 第２図は本発明の実施例のカウンタ回路の構成を示すブ
ロック図、 第３図は実施例の回路動作を説明するタイムチャート、 第４図は従来例のカウンタ回路の構成を示すブロック図
、 第５図は従来例の回路動作を説明するタイムチャートで
ある。 図において ９００は外部入力禁止手段 を示す。

Claims (1)

1. 【特許請求の範囲】 　外部からの入力信号及び内部で制御される信号により
   ｎ周期でカウントするカウンタ（２００）を有するカウ
   ンタ制御回路において、 該外部からの入力信号のタイミングに異常が発生した時
   、一定期間該外部からの入力信号の入力を禁止する外部
   入力禁止手段（９００）を該カウンタ（２００）の前段
   に設け、 該カウンタ（２００）の誤動作を防ぐようにしたことを
   特徴とするカウンタ制御回路。