JPS6052042A - 多層配線構造 - Google Patents
多層配線構造Info
- Publication number
- JPS6052042A JPS6052042A JP15950383A JP15950383A JPS6052042A JP S6052042 A JPS6052042 A JP S6052042A JP 15950383 A JP15950383 A JP 15950383A JP 15950383 A JP15950383 A JP 15950383A JP S6052042 A JPS6052042 A JP S6052042A
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- JP
- Japan
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- layer
- aluminum
- wiring layer
- wiring
- film
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- Pending
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- Drying Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体基板に層間Ｐ縁膜を介して積層するメタ
ライズ配線層形成に係り、特にステップガバレッヂを改
善するに有効な多層配線形成方法に関する。
ライズ配線層形成に係り、特にステップガバレッヂを改
善するに有効な多層配線形成方法に関する。
（ｂ） 技術の背景
通常多層配線は第１層目のアルミニウムパターン上に絶
縁膜を被覆し、そこに電気的な導通孔を設けた後、２層
目のアルミニウム配線を積層させる構造であり、いかに
微細な配線を断線あるいはショートを起さずに多層に積
層するかが大きな課題である。多層配線における大きな
不良原因の一つは断線であり、第１配線層と第２配線層
との交差部で層間絶縁膜のくびれによるものが王肺因を
なしている。くびれの原因は第１配線層をなすアルミニ
ウムパターンの断面形状に依存することは良く知られて
いる０このため第１層の層間絶縁膜に要求される条件社
、第２配線層として施す金属膜被着に対する根好な表面
形成である０第１層のアルミニウム配線パターンにテー
パをつけて層間絶縁膜の平坦化を計るベベル法（Ｂｅｖ
ｅｌ ｅｔｃｈｌ、或いはアルミニウム配線パターン形
成に修酸を用い本来エツチング除去すべきパターンｉＪ
Ｍを絶縁物の酸化アルミニウム化して平坦化する陽極化
成法、或いはアルミニウム配線パターンの膜厚と同じ厚
さの絶縁膜にパターン溝を形成し、この溝内にアルミニ
ウムを埋込んで見かけ上の平坦性を得るり７トオフ法（
Ｌｉ ｆ ｔ −０ＦＦ ）等があり一長一短がある。
縁膜を被覆し、そこに電気的な導通孔を設けた後、２層
目のアルミニウム配線を積層させる構造であり、いかに
微細な配線を断線あるいはショートを起さずに多層に積
層するかが大きな課題である。多層配線における大きな
不良原因の一つは断線であり、第１配線層と第２配線層
との交差部で層間絶縁膜のくびれによるものが王肺因を
なしている。くびれの原因は第１配線層をなすアルミニ
ウムパターンの断面形状に依存することは良く知られて
いる０このため第１層の層間絶縁膜に要求される条件社
、第２配線層として施す金属膜被着に対する根好な表面
形成である０第１層のアルミニウム配線パターンにテー
パをつけて層間絶縁膜の平坦化を計るベベル法（Ｂｅｖ
ｅｌ ｅｔｃｈｌ、或いはアルミニウム配線パターン形
成に修酸を用い本来エツチング除去すべきパターンｉＪ
Ｍを絶縁物の酸化アルミニウム化して平坦化する陽極化
成法、或いはアルミニウム配線パターンの膜厚と同じ厚
さの絶縁膜にパターン溝を形成し、この溝内にアルミニ
ウムを埋込んで見かけ上の平坦性を得るり７トオフ法（
Ｌｉ ｆ ｔ −０ＦＦ ）等があり一長一短がある。
（ｅ） 従来技術と問題点
第１図は従来の２層配線を構成する半導体デバイスの一
例を示す断面図、第２図は第１図の配線層交差部を示す
拡大図である。第１図に示すように例えばＣＶＤ法によ
りりんシリケートガラス膜（ＰＳＧｌを被着形成させた
絶縁層２上にアルミニウム配線Ｎ３をバターニング形成
した集積回路ス（板１に層間絶縁膜４（ＰＳＧ）を被着
形成して第２の配線ＩＩ５を形成する際凹凸をなす段差
部に薄く深い切ね目（マイクロクラック６）が生ずる。
例を示す断面図、第２図は第１図の配線層交差部を示す
拡大図である。第１図に示すように例えばＣＶＤ法によ
りりんシリケートガラス膜（ＰＳＧｌを被着形成させた
絶縁層２上にアルミニウム配線Ｎ３をバターニング形成
した集積回路ス（板１に層間絶縁膜４（ＰＳＧ）を被着
形成して第２の配線ＩＩ５を形成する際凹凸をなす段差
部に薄く深い切ね目（マイクロクラック６）が生ずる。
第２図の拡大図で示すようにこの段差部の金属膜被穆状
帖即ちステップカバレッヂは層間絶縁膜４の段差部形状
によって大きく変化する。従って層間絶縁膜４の段差形
状を緩やかにし平坦性を持たせることはマイクロクラッ
ク６防止に有効である０その一手段として１層目の配線
層３を絶＃Ｎ２に埋込形成してＪ−聞納縁膜４を平坦化
するリフトオフ法がちｐその具体例を第３図に示す。
帖即ちステップカバレッヂは層間絶縁膜４の段差部形状
によって大きく変化する。従って層間絶縁膜４の段差形
状を緩やかにし平坦性を持たせることはマイクロクラッ
ク６防止に有効である０その一手段として１層目の配線
層３を絶＃Ｎ２に埋込形成してＪ−聞納縁膜４を平坦化
するリフトオフ法がちｐその具体例を第３図に示す。
第３１′″Ａに従来のリフトオフ法によ９２層配線を示
す要部断面図である。図にお−いて絶縁層１２に所定の
アルミニウム配線層１３と同じ膜厚のパターン溝１７を
エツチング形成する。このパターン溝１７に真空蒸着法
により、アルミニウムを埋込んで平坦な１層目のアルミ
ニウム配線層１３を形成する。リフトオフ法による平坦
性はあくまで見かけ上であって、絶縁層１２に形成され
るパターン向１７とその内部に埋込まれる膜の断面は図
のように隙間がある。このため形成される層間絶縁膜１
４は隙間に沿って鋭い［竹状をなすから第２の配線層１
５形成に際し、図のようにマイクロクラック１６を生ず
る。このため層間絶縁膜１４の真の平坦性を得るために
は前記のパターン溝１７とアルミニウム配線Ｎ１３との
間隙を埋める他のプロセスが必要である。
す要部断面図である。図にお−いて絶縁層１２に所定の
アルミニウム配線層１３と同じ膜厚のパターン溝１７を
エツチング形成する。このパターン溝１７に真空蒸着法
により、アルミニウムを埋込んで平坦な１層目のアルミ
ニウム配線層１３を形成する。リフトオフ法による平坦
性はあくまで見かけ上であって、絶縁層１２に形成され
るパターン向１７とその内部に埋込まれる膜の断面は図
のように隙間がある。このため形成される層間絶縁膜１
４は隙間に沿って鋭い［竹状をなすから第２の配線層１
５形成に際し、図のようにマイクロクラック１６を生ず
る。このため層間絶縁膜１４の真の平坦性を得るために
は前記のパターン溝１７とアルミニウム配線Ｎ１３との
間隙を埋める他のプロセスが必要である。
（ｄ） 発明の目的
本発明は上ｎ［：の点に鑑み、ＩＮ目のアルミニウム配
線層を絶縁層内に埋込形成するリフトオフ法において、
層間絶縁膜の平坦性を得るのに有効な押込手段を提併し
、多層配線層のステップカバレッヂの改善を削ること全
目的とする。
線層を絶縁層内に埋込形成するリフトオフ法において、
層間絶縁膜の平坦性を得るのに有効な押込手段を提併し
、多層配線層のステップカバレッヂの改善を削ること全
目的とする。
（ｅ） 発明の構成
３−
上記目的は本発明によれば、基板上に回路パターンを積
層して多層構成とする半導体装置において、絶Ｎ：層上
に怖される第１層の配線層は禮配線層の膜厚の略１／２
に相当する膜厚外が該絶縁層に埋没形成されることによ
って達せられる。
層して多層構成とする半導体装置において、絶Ｎ：層上
に怖される第１層の配線層は禮配線層の膜厚の略１／２
に相当する膜厚外が該絶縁層に埋没形成されることによ
って達せられる。
（ｆ） 発明の実施例
以下、本発明の実施例を図面により詳述する。
第４図は本発明の一実施例である絶縁層に埋没形成した
１層の配線層分水す要部断面図、第５図は本発明の一実
施例である多層配線構成を示す要部断面図である。
１層の配線層分水す要部断面図、第５図は本発明の一実
施例である多層配線構成を示す要部断面図である。
第１図においてｒ線樋２２にパターン向２７を形成する
。パターン溝２７の深さは埋込されるアルミニウム配線
層２３の膜厚の１／２に癖しい溝をパターン形成する。
。パターン溝２７の深さは埋込されるアルミニウム配線
層２３の膜厚の１／２に癖しい溝をパターン形成する。
）タリえば１μの膜ノダの配線層に対して溝の深さは約
５ｏｏｏｉとなるようエツチング形成する。次いで真空
蒸着法によりアルミニウム金塊膜を所定の膜厚となるよ
うパターン溝２７内に成長させてアルミニウム配線層２
３が得られるが、同時にフォトレジスト膜２８上にもア
ルミ４− ニウムｓ２３′が同時に蒸着成長し、アルミニウム配線
層２３とは段切れした状態で被着形成される。
５ｏｏｏｉとなるようエツチング形成する。次いで真空
蒸着法によりアルミニウム金塊膜を所定の膜厚となるよ
うパターン溝２７内に成長させてアルミニウム配線層２
３が得られるが、同時にフォトレジスト膜２８上にもア
ルミ４− ニウムｓ２３′が同時に蒸着成長し、アルミニウム配線
層２３とは段切れした状態で被着形成される。
フォトレジスト膜２８をウェットエツチングにより除去
す石ことによりアルミニウム模２３′も剥離し、第５図
で示すような１層目の配線層２３が得られる。この配線
層２３上に施す層間絶縁膜２４は図示するように緩やか
な段差をなして形成され従来に比して平坦性が得られる
０従ってこの平坦化した層間絶縁膜２４Ｆに形成される
第２の配線＃！２５け段差部を略均−な金属膜でθい、
従来のようなりラック発生を防止する。
す石ことによりアルミニウム模２３′も剥離し、第５図
で示すような１層目の配線層２３が得られる。この配線
層２３上に施す層間絶縁膜２４は図示するように緩やか
な段差をなして形成され従来に比して平坦性が得られる
０従ってこの平坦化した層間絶縁膜２４Ｆに形成される
第２の配線＃！２５け段差部を略均−な金属膜でθい、
従来のようなりラック発生を防止する。
（ｇ） 発明の効果
以上詳細に説明したように本発明に示す配線層を絶縁層
内に埋込み形成することにより、層間絶縁膜の平坦化が
可能となり、多層配線層のステップカバレッヂ改善に大
きな効果がある。
内に埋込み形成することにより、層間絶縁膜の平坦化が
可能となり、多層配線層のステップカバレッヂ改善に大
きな効果がある。
第１図は従来の２層賃線を構成する半導体デバイスの一
例を示す断面図、第２図は第１図の配線層交差部を示す
拡大図、第３図は従来のリフトオフ法により２層配線を
示す要部断面図、第４図は本発明の一実施例である絶縁
層に埋没形成した１層の配線層を示す断面図、第５図は
本発明の一実施例である多層配線構成を示す要部断面図
である。 図中、１・・・集積回路基板、２，１２．２２・・・絶
縁層、３，１３．２３・・・１層目の配線層、４，１４
゜２４・・・層間絶縁膜、５，１５．２５・・・２層目
の配線層、６．１６・・・クラック、１７．２７・・・
パターンｔｉｌｌ、２Ｂ・・・フォトレジスト膜。 ７− 峯ｌ酊 峯？酊 ／ 茅シ咀
例を示す断面図、第２図は第１図の配線層交差部を示す
拡大図、第３図は従来のリフトオフ法により２層配線を
示す要部断面図、第４図は本発明の一実施例である絶縁
層に埋没形成した１層の配線層を示す断面図、第５図は
本発明の一実施例である多層配線構成を示す要部断面図
である。 図中、１・・・集積回路基板、２，１２．２２・・・絶
縁層、３，１３．２３・・・１層目の配線層、４，１４
゜２４・・・層間絶縁膜、５，１５．２５・・・２層目
の配線層、６．１６・・・クラック、１７．２７・・・
パターンｔｉｌｌ、２Ｂ・・・フォトレジスト膜。 ７− 峯ｌ酊 峯？酊 ／ 茅シ咀
Claims (1)
- 基板上に回路パターンを積層して多層構成とする半導体
装置において、絶縁層上に施される第１層の配線層は該
配線層の膜厚の略１／２に相当する膜厚分が該絶縁層に
埋没して形成されるようにしたことを特徴とする多層配
線構造。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15950383A JPS6052042A (ja) | 1983-08-31 | 1983-08-31 | 多層配線構造 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15950383A JPS6052042A (ja) | 1983-08-31 | 1983-08-31 | 多層配線構造 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6052042A true JPS6052042A (ja) | 1985-03-23 |
Family
ID=15695189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15950383A Pending JPS6052042A (ja) | 1983-08-31 | 1983-08-31 | 多層配線構造 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6052042A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501817A (ja) * | 1973-05-10 | 1975-01-09 | ||
| JPS5187981A (ja) * | 1975-01-31 | 1976-07-31 | Hitachi Ltd | Haisensonokeiseihoho |
| JPS5886744A (ja) * | 1981-11-18 | 1983-05-24 | Nec Corp | 半導体集積回路装置 |
-
1983
- 1983-08-31 JP JP15950383A patent/JPS6052042A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS501817A (ja) * | 1973-05-10 | 1975-01-09 | ||
| JPS5187981A (ja) * | 1975-01-31 | 1976-07-31 | Hitachi Ltd | Haisensonokeiseihoho |
| JPS5886744A (ja) * | 1981-11-18 | 1983-05-24 | Nec Corp | 半導体集積回路装置 |
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