JPS6037779A - フローテイングゲートメモリ装置 - Google Patents
フローテイングゲートメモリ装置Info
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- JPS6037779A JPS6037779A JP59141284A JP14128484A JPS6037779A JP S6037779 A JPS6037779 A JP S6037779A JP 59141284 A JP59141284 A JP 59141284A JP 14128484 A JP14128484 A JP 14128484A JP S6037779 A JPS6037779 A JP S6037779A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の分!I!f]
この発明はフローティングゲートメモリ装置とその製造
法に関し、更に’e、’+’; t、 <はフC1−j
イノグゲートと制御ゲート間の容量か小さくかつトノネ
ル’IJ性がより均一なフローティングケートメモリ装
置とその製造方法とに関するものである。。
法に関し、更に’e、’+’; t、 <はフC1−j
イノグゲートと制御ゲート間の容量か小さくかつトノネ
ル’IJ性がより均一なフローティングケートメモリ装
置とその製造方法とに関するものである。。
〔従来技?+C7のh;a明〕
i(・57体メモリ装置の1つに、?(b荷が蓄積され
、通常はシリコン酸化物の層によって゛14導体基板か
ら絶縁されているフローテイングゲートと、フローブー
イングゲートの土にあって、通常はシリコン酸化物によ
ってフローティングゲートから絶f、−一されている第
2のゲート、即ち、制御ゲートとを(Ifえた金属酸化
物半導体□JO3)装置がある。制御ゲートは、通常、
70−テイングゲ−1・の外表面/こけてなくその側(
1:!をも)“f′Jうように設けられる。このような
フローティングゲートメモリ装置のLつの型のものに、
フアツジ・ノルトノλイノ、トンネル効果を利用して、
制御ゲートから70−ティンググ−1・へその間のシリ
コン酸化物層を通して電子の流1れを生しさせることに
よりフローディンググ−1・を(l+J電し、さらに、
フローティングゲートから制御ゲートへ電子を流してフ
ローディンググーFの電荷を放出させるものがある。7
0〜ティングゲートの充放電は、適当な極性の比較的高
い電圧を制御グーj・と基板間に加え、また、70−デ
イ/グゲートと基板間及びフローティングゲートと制御
グー!・間の容量を調整して、制御ゲートとフローティ
ングゲート間の電圧降下が基板とフローティングゲート
間の電圧降下よりも人きく々るようにすることによって
行われる。従って、フローディンググ−1・と制御−1
Iゲートの間の容耽性結合によってその間に高い電圧が
誘起されるように、これらのゲート間の′@量は小さく
することが空寸しい。
、通常はシリコン酸化物の層によって゛14導体基板か
ら絶縁されているフローテイングゲートと、フローブー
イングゲートの土にあって、通常はシリコン酸化物によ
ってフローティングゲートから絶f、−一されている第
2のゲート、即ち、制御ゲートとを(Ifえた金属酸化
物半導体□JO3)装置がある。制御ゲートは、通常、
70−テイングゲ−1・の外表面/こけてなくその側(
1:!をも)“f′Jうように設けられる。このような
フローティングゲートメモリ装置のLつの型のものに、
フアツジ・ノルトノλイノ、トンネル効果を利用して、
制御ゲートから70−ティンググ−1・へその間のシリ
コン酸化物層を通して電子の流1れを生しさせることに
よりフローディンググ−1・を(l+J電し、さらに、
フローティングゲートから制御ゲートへ電子を流してフ
ローディンググーFの電荷を放出させるものがある。7
0〜ティングゲートの充放電は、適当な極性の比較的高
い電圧を制御グーj・と基板間に加え、また、70−デ
イ/グゲートと基板間及びフローティングゲートと制御
グー!・間の容量を調整して、制御ゲートとフローティ
ングゲート間の電圧降下が基板とフローティングゲート
間の電圧降下よりも人きく々るようにすることによって
行われる。従って、フローディンググ−1・と制御−1
Iゲートの間の容耽性結合によってその間に高い電圧が
誘起されるように、これらのゲート間の′@量は小さく
することが空寸しい。
これらの2つのゲート間の各紙に影響する因子は種々あ
るが、その1つはゲート間の絶縁層のノーツさである。
るが、その1つはゲート間の絶縁層のノーツさである。
絶蘇層が厚ければそれだけ容量は小さくなるが、層を厚
く1′ると、フローティングゲートの充電及び放電に要
する電圧も対応して高くしなけれは゛ならない。従って
、電圧に関する制限と容量に対する灸件の双方を満足さ
せて、低い電界でより強い導通をもたらず比較的厚い絶
縁層を形成できれば望寸しいことである。考慮ずへき別
の因子は、制御グー!・がフローディンググ−1・の外
1111表面のみならず側面をも覆っており、そのため
に、フローティングゲートの側壁部と制御ゲートの間の
容量がこれら2つのゲート間の全K> TIの一部を成
していることである3、回路の密度をより高くするため
にゲートを細くしようとする現r1−の技術傾向では、
フローディンググ−]・の厚さはその幅の寸法に近づき
、従って、佃壁容尾か仝休のも沿の大きな部分を占める
J:うになる1、更に、例g−fql’製造工程中のば
らつきなどによって生ずるフローティングゲートの厚さ
のに1゛らっきが、2つのゲート間の♀≠計の変動の大
きな要因となろう。
く1′ると、フローティングゲートの充電及び放電に要
する電圧も対応して高くしなけれは゛ならない。従って
、電圧に関する制限と容量に対する灸件の双方を満足さ
せて、低い電界でより強い導通をもたらず比較的厚い絶
縁層を形成できれば望寸しいことである。考慮ずへき別
の因子は、制御グー!・がフローディンググ−1・の外
1111表面のみならず側面をも覆っており、そのため
に、フローティングゲートの側壁部と制御ゲートの間の
容量がこれら2つのゲート間の全K> TIの一部を成
していることである3、回路の密度をより高くするため
にゲートを細くしようとする現r1−の技術傾向では、
フローディンググ−]・の厚さはその幅の寸法に近づき
、従って、佃壁容尾か仝休のも沿の大きな部分を占める
J:うになる1、更に、例g−fql’製造工程中のば
らつきなどによって生ずるフローティングゲートの厚さ
のに1゛らっきが、2つのゲート間の♀≠計の変動の大
きな要因となろう。
ン酸化物の導電特+]が非対称であることによって別の
問題が発生する6、ここで「非対称」という語の意味す
るところは、制御ゲートが正の時、即ち、ML ’F
カフローティノブゲートから制御ゲートへ流れる時の方
が、フローティングゲートが正の時、1iJ1ぢ、電子
の流れが制御ダートから70−テイングゲ−1・に向う
時よりも、酸化物の導電度がはるかに高いといりこ七で
ある。従って、制御揮グー1からフローディンググー1
・へ電子を流通させるに必要な電圧(叶、一般的には、
)「1−テインググーI・から制個1ゲートへ電子が流
れるようにするに必要な電圧よりもはるかに高い。上述
したような電荷転送の原理に基ついて動作するフローデ
ィングゲートメモリ装僅を良好に動作させるためには、
上記2つの電圧を弯しぐするか、あるいは、少くとも可
能な限り近つけることが望寸しい。
問題が発生する6、ここで「非対称」という語の意味す
るところは、制御ゲートが正の時、即ち、ML ’F
カフローティノブゲートから制御ゲートへ流れる時の方
が、フローティングゲートが正の時、1iJ1ぢ、電子
の流れが制御ダートから70−テイングゲ−1・に向う
時よりも、酸化物の導電度がはるかに高いといりこ七で
ある。従って、制御揮グー1からフローディンググー1
・へ電子を流通させるに必要な電圧(叶、一般的には、
)「1−テインググーI・から制個1ゲートへ電子が流
れるようにするに必要な電圧よりもはるかに高い。上述
したような電荷転送の原理に基ついて動作するフローデ
ィングゲートメモリ装僅を良好に動作させるためには、
上記2つの電圧を弯しぐするか、あるいは、少くとも可
能な限り近つけることが望寸しい。
動作電圧にこのような差が生じる原因は、多結晶シリコ
ン層」二に成長させたシリコン酸化物かその多結晶シU
コン層の表面を粗面にする一方、外化物の外表面は比較
的滑らかであるという“11実である。粗面化された多
結晶シリコン層の表面には、小さな凸部があるが、これ
らの小突起d1内g]多結晶シリコン層が外11す多結
晶層に対して負になる時に、高電界を発生させる先端の
尖った放出点として働き、その結果、内11すの層から
外(011の層へ多くの電子が流れる。しかし、外(1
!:Iの多結晶シリコン層の内表面d滑らかなので’1
jii] シミ界が印加されでいる揚台、外側層から
内側層への導通(・−1かなり低いものとなる。
ン層」二に成長させたシリコン酸化物かその多結晶シU
コン層の表面を粗面にする一方、外化物の外表面は比較
的滑らかであるという“11実である。粗面化された多
結晶シリコン層の表面には、小さな凸部があるが、これ
らの小突起d1内g]多結晶シリコン層が外11す多結
晶層に対して負になる時に、高電界を発生させる先端の
尖った放出点として働き、その結果、内11すの層から
外(011の層へ多くの電子が流れる。しかし、外(1
!:Iの多結晶シリコン層の内表面d滑らかなので’1
jii] シミ界が印加されでいる揚台、外側層から
内側層への導通(・−1かなり低いものとなる。
この問題は、外側多結晶シリコン層の内表面を、内側多
結晶シリコン層のオILにされた表面の凹凸と実質的に
一致するような凹凸を施してIH而とすることに」二っ
て軽減することができる。こうずれd゛、双方の多結晶
シリコン層に小欠起様部が形成され、これらの小突起様
部1.2層間の双方向の2j:・適度を高める放出点と
してI烏り。
結晶シリコン層のオILにされた表面の凹凸と実質的に
一致するような凹凸を施してIH而とすることに」二っ
て軽減することができる。こうずれd゛、双方の多結晶
シリコン層に小欠起様部が形成され、これらの小突起様
部1.2層間の双方向の2j:・適度を高める放出点と
してI烏り。
この発明によるフローテイノグゲートメモリ装@rr+
、*面VJイ6#”bi−U”NL6r)NプトイGG
4+甲Jイ、)、Aλ゛II:l/7)基板を有してお
り、絶縁層」二には外表面と側壁部とを有する導’rに
、 I’=1.“フローテイングゲ−1・が形成されて
いる。このフローティングゲートの外表面と側壁部とを
)夏って第2の絶縁相半’1IJe1が形成されている
。第2の絶縁桐料層−にには導電性制御ゲートが被着さ
れており、とのfl!I御ゲ−H−11フローテイング
グー1・の外表面に対向する内表面部分と、フローティ
ングゲートの側壁部に対向する内表面部分とを備えてい
る3、フローティングゲートの外表面と制御ゲ−1・の
内表面てノロ−ティングゲートの外表面と対向する部分
と(l−1:粗面化されている。
、*面VJイ6#”bi−U”NL6r)NプトイGG
4+甲Jイ、)、Aλ゛II:l/7)基板を有してお
り、絶縁層」二には外表面と側壁部とを有する導’rに
、 I’=1.“フローテイングゲ−1・が形成されて
いる。このフローティングゲートの外表面と側壁部とを
)夏って第2の絶縁相半’1IJe1が形成されている
。第2の絶縁桐料層−にには導電性制御ゲートが被着さ
れており、とのfl!I御ゲ−H−11フローテイング
グー1・の外表面に対向する内表面部分と、フローティ
ングゲートの側壁部に対向する内表面部分とを備えてい
る3、フローティングゲートの外表面と制御ゲ−1・の
内表面てノロ−ティングゲートの外表面と対向する部分
と(l−1:粗面化されている。
フローティングゲートの外表面とそれに対向するftt
制御ゲートの内表面部分との間にある第2の絶縁層の部
分の厚さは、フローティングゲートの1111壁部とそ
れに対向する制御ゲートの内表面部分との間の第2絶縁
IMの部分の厚さよりも薄くされている。
制御ゲートの内表面部分との間にある第2の絶縁層の部
分の厚さは、フローティングゲートの1111壁部とそ
れに対向する制御ゲートの内表面部分との間の第2絶縁
IMの部分の厚さよりも薄くされている。
第1図にはフローティングゲートメモリ装置の一部が]
0て示されている。フローティンググートメモリ装置コ
0は、例えば単結晶シリコンのような半導体拐料で構成
され、表裏主表面」4と16とを有する基板コ2全備え
ている。図示されていないが、基板j2の表面1Gにd
チャンネル1j1[域によ−って離11.j、パ1され
ン′こソース領域と1−ルン(i[j域が設けらI”f
、−rいる。
0て示されている。フローティンググートメモリ装置コ
0は、例えば単結晶シリコンのような半導体拐料で構成
され、表裏主表面」4と16とを有する基板コ2全備え
ている。図示されていないが、基板j2の表面1Gにd
チャンネル1j1[域によ−って離11.j、パ1され
ン′こソース領域と1−ルン(i[j域が設けらI”f
、−rいる。
これらのノース・ドレン及びチャンネル鎖酸のオj14
成形状に1製作しでいるメモリ装置に適し/こものてア
j圭ばどのようなものてもよい。ノース・ドレン及びチ
ャンネル餉域の構成をどの」−ウなものとするかはこの
発明の範囲外である。
成形状に1製作しでいるメモリ装置に適し/こものてア
j圭ばどのようなものてもよい。ノース・ドレン及びチ
ャンネル餉域の構成をどの」−ウなものとするかはこの
発明の範囲外である。
基板J2の表面16」二にO」]シリコン11りfl−
:物のような絶縁(イλ゛−1の層18が設けられてい
る。絶縁層18上にけ基板−[2中のチャンネルlル゛
↓城の少くとも一部分の−1−をY’、ljうように延
在゛するフローラ゛イ/クゲ−1・20が設けられてい
る。フローテ・1ンググート20は]、q電性を示すよ
うにドープされた多銘品シリ−1/で構成されており、
粗面化された外表面22と比較的?1゛1らかな側壁部
24とを持っている。粗面化外表面22d1そ′11か
ら突出する丘状部を形成する凹凸をfiifi 、f、
ている。フローティングゲ−1−20−11K &−1
、シリコン酸化物のような絶縁イ」刺で構成され、フロ
ーテイングゲート20の外表面22と側壁部24とを覆
うように延びた第2の絶縁層2Gが被着されている。
:物のような絶縁(イλ゛−1の層18が設けられてい
る。絶縁層18上にけ基板−[2中のチャンネルlル゛
↓城の少くとも一部分の−1−をY’、ljうように延
在゛するフローラ゛イ/クゲ−1・20が設けられてい
る。フローテ・1ンググート20は]、q電性を示すよ
うにドープされた多銘品シリ−1/で構成されており、
粗面化された外表面22と比較的?1゛1らかな側壁部
24とを持っている。粗面化外表面22d1そ′11か
ら突出する丘状部を形成する凹凸をfiifi 、f、
ている。フローティングゲ−1−20−11K &−1
、シリコン酸化物のような絶縁イ」刺で構成され、フロ
ーテイングゲート20の外表面22と側壁部24とを覆
うように延びた第2の絶縁層2Gが被着されている。
フローティングゲート20の机面化外表面22」二にあ
る第2の絶5;11層26の部分25aけ粗面化した外
表面28を持っている。この川面化外表面2日はフロー
テイングゲート20の粗面化外表面22の凹凸に実質的
に対応する凹凸を持っている。フローティングゲート2
0の外表面221にある第2の絶縁層2Gの部分26a
id、フローテイングゲート20の側壁部24に沿って
被着されている第2の絶縁層26の部分26bよりも薄
くされている。
る第2の絶5;11層26の部分25aけ粗面化した外
表面28を持っている。この川面化外表面2日はフロー
テイングゲート20の粗面化外表面22の凹凸に実質的
に対応する凹凸を持っている。フローティングゲート2
0の外表面221にある第2の絶縁層2Gの部分26a
id、フローテイングゲート20の側壁部24に沿って
被着されている第2の絶縁層26の部分26bよりも薄
くされている。
制御グー )3oか第2の絶縁層26−1−に、フロー
テイングゲ−1・20の外表面22と側壁部24とを覆
うように被着されている。制御グー1−z、oの70−
ブインクケ−ト2oの凹凸外表面22」二にある部分3
0a 3;1相面化された内表1111’ 32を備え
、その凹凸は第2の絶縁層26のオ且面28の凹凸に一
致している。
テイングゲ−1・20の外表面22と側壁部24とを覆
うように被着されている。制御グー1−z、oの70−
ブインクケ−ト2oの凹凸外表面22」二にある部分3
0a 3;1相面化された内表1111’ 32を備え
、その凹凸は第2の絶縁層26のオ且面28の凹凸に一
致している。
フローティングゲートメモリ数置101」:第2図に示
す基板」2を用いて作ることができる。この基板]2に
は周知の方法によってメモリ装置;¥10のノース頭載
とドレン領域が形成きれている1、あるいけ、この技r
ホを分野でよく知られている」こうに、こtIらソース
及びドレン1迫域d1グー1・とソース及O・トレン領
域間のセルフアラインメントを寄るよ′)に、。
す基板」2を用いて作ることができる。この基板]2に
は周知の方法によってメモリ装置;¥10のノース頭載
とドレン領域が形成きれている1、あるいけ、この技r
ホを分野でよく知られている」こうに、こtIらソース
及びドレン1迫域d1グー1・とソース及O・トレン領
域間のセルフアラインメントを寄るよ′)に、。
グー 1・を形成した後に形成してもよい1、基板」2
の表面」6を約80(FCの温度−ご酸素及び/又は水
蒸気の雰囲気にびもして基板表面をN’2 fビするこ
とにより基板121:に第1の絶縁層1−8を形成する
ことができる。
の表面」6を約80(FCの温度−ご酸素及び/又は水
蒸気の雰囲気にびもして基板表面をN’2 fビするこ
とにより基板121:に第1の絶縁層1−8を形成する
ことができる。
次に、絶縁層1日」−に多結晶シリコンの層34を形成
する。この層34の形成は、絶縁層Lf3ににアモルフ
ァスシリコンの層を形成し、これをアニールして多結晶
シリコンに変換するというlj法で11つ(1゜よい。
する。この層34の形成は、絶縁層Lf3ににアモルフ
ァスシリコンの層を形成し、これをアニールして多結晶
シリコンに変換するというlj法で11つ(1゜よい。
アモルファスジ・リコンへ・う&−11、基イ尺3.)
4− :r−シバ中に置いて、基板]2をII′ζ・
l !16(1’Cの+l15、+13−に加熱しつメ
、約50(〕ミミリトルのLトカてシランをブエンパ中
に流がずことによって形成することができる。。
4− :r−シバ中に置いて、基板]2をII′ζ・
l !16(1’Cの+l15、+13−に加熱しつメ
、約50(〕ミミリトルのLトカてシランをブエンパ中
に流がずことによって形成することができる。。
?友に、アモルファスシリコン層を、約950 ’Cて
約15分間、チェンバ中にpoc、r、を流かずことに
よつて、燐でドープする。POCl3は分解して燐を生
じ、これがアモルファスシリコン層内に拡散する2−1
図時に、アモルファスシリコンは多結晶シリコ;・に変
換される。被シトテされたアモルファスシリコン層の表
面に泪らかで、その泪らかさが多結晶シリコンに変1・
;(されても保持できるのに対し、直接多結晶シリコン
を被着した場合には、その表面が粗1rjlとなるので
、多結晶シリコン層34をアモルフ、F4スシリコンか
ら作ることは好寸しい。
約15分間、チェンバ中にpoc、r、を流かずことに
よつて、燐でドープする。POCl3は分解して燐を生
じ、これがアモルファスシリコン層内に拡散する2−1
図時に、アモルファスシリコンは多結晶シリコ;・に変
換される。被シトテされたアモルファスシリコン層の表
面に泪らかで、その泪らかさが多結晶シリコンに変1・
;(されても保持できるのに対し、直接多結晶シリコン
を被着した場合には、その表面が粗1rjlとなるので
、多結晶シリコン層34をアモルフ、F4スシリコンか
ら作ることは好寸しい。
次に、多結晶シリコン層34を酸素と水原気の雰囲気中
−Cε(00’Cに加−3(\し、て、その表面を酸イ
レする1、多結晶シリコン層54が酸化される(4二つ
れズ、酸化物層38.!二の境界における表面36が第
31ヅIに小すJ。
−Cε(00’Cに加−3(\し、て、その表面を酸イ
レする1、多結晶シリコン層54が酸化される(4二つ
れズ、酸化物層38.!二の境界における表面36が第
31ヅIに小すJ。
うに相になる。酸化処理を長くすると、そJlだけ粗面
36の凹凸が激しくなる。所要の深さの凹凸をイqるに
充分な時間酸化処理を施した後、第・1図(C示ずよう
に、酸化物層38を、例え(d緩衝弗化水素酸によるエ
ツチングなとにより除去する3、この1!、j゛去によ
り、多結晶シリコン層34の凹凸表面36か露出する。
36の凹凸が激しくなる。所要の深さの凹凸をイqるに
充分な時間酸化処理を施した後、第・1図(C示ずよう
に、酸化物層38を、例え(d緩衝弗化水素酸によるエ
ツチングなとにより除去する3、この1!、j゛去によ
り、多結晶シリコン層34の凹凸表面36か露出する。
、
次に、多結晶シリコン層34の粗面化表面36をレジス
ト材刺の層で被覆する。、とのレジスト層(・寸、通常
のフ第1・リトグラフ技、去を用いて、多結晶シリコン
層34のフローディンググー(−2(−、)となる部分
をキpう部分40を持つように画定されている。7つい
て、多結晶シリコン層34の露出部分を適当なエノヂン
グ剤を用いで除去して、第!5図に示すように、フロル
ティンググー1−20を形成する。し’y’ 7. l
・層40ヲ1宛いた後、フローティノブゲート20の凹
凸を有する外表面22とイ1111壁部24とを、約p
(TF)’Cの酸素と水蒸気のl昆命゛I勿にさらしで
riLfLさせイ)。、第(31シ1に示すように、こ
の処理によって、フローうインググ−1−20の相性表
面22と1lllI壁)都241−に第2(Z)絶縁層
26が形成される。多結晶シリ丁1ンフ「1−ライング
ゲ−1・20上にシリコン酸化物11゛・′i26が形
Iノ免されるにつれて、フローディンググー )20の
相IY「1化された外表面22」−のシリコン酸化物層
部分2(・D C’−)表面28モ、70−テイングゲ
−1・20の表面22の凹凸に実質的に対応する凹凸を
持つような粗面1とされる。さらに、フローティンググ
ー1〜20の外人間22」二の酸化物層26の部分26
aは、フローティンググー1・20のより消らかな側壁
部24.11の部分261〕よりも成長が遅い。i;(
:つて、部分26bけ部分26aよりも厚くなる。
ト材刺の層で被覆する。、とのレジスト層(・寸、通常
のフ第1・リトグラフ技、去を用いて、多結晶シリコン
層34のフローディンググー(−2(−、)となる部分
をキpう部分40を持つように画定されている。7つい
て、多結晶シリコン層34の露出部分を適当なエノヂン
グ剤を用いで除去して、第!5図に示すように、フロル
ティンググー1−20を形成する。し’y’ 7. l
・層40ヲ1宛いた後、フローティノブゲート20の凹
凸を有する外表面22とイ1111壁部24とを、約p
(TF)’Cの酸素と水蒸気のl昆命゛I勿にさらしで
riLfLさせイ)。、第(31シ1に示すように、こ
の処理によって、フローうインググ−1−20の相性表
面22と1lllI壁)都241−に第2(Z)絶縁層
26が形成される。多結晶シリ丁1ンフ「1−ライング
ゲ−1・20上にシリコン酸化物11゛・′i26が形
Iノ免されるにつれて、フローディンググー )20の
相IY「1化された外表面22」−のシリコン酸化物層
部分2(・D C’−)表面28モ、70−テイングゲ
−1・20の表面22の凹凸に実質的に対応する凹凸を
持つような粗面1とされる。さらに、フローティンググ
ー1〜20の外人間22」二の酸化物層26の部分26
aは、フローティンググー1・20のより消らかな側壁
部24.11の部分261〕よりも成長が遅い。i;(
:つて、部分26bけ部分26aよりも厚くなる。
次に、第2の絶縁層26」二に第2の多結晶シリコン層
を被着する。この第2の多結晶シリコン層は直接多結晶
シリコン層として被着し2ても。しいし、先に第1の多
結晶シリコン層価に関(、て説明し/こように、アモル
ファスシリコンとし、て肢Xi L ;/こ後このアモ
ルファスシリコンを燐でドープする際に多結晶シリコン
に変換することによって被着してもよい。、第2の絶縁
層26の粗表面28土に被着される第2の多結晶シリコ
ン層の部分は凹凸表面28の凹凸と一致する凹凸を有す
る内表面を持つ。、次に、第2の多結晶シリコンIiV
′iを画定して制御ゲート30を形成する。所ヅの接触
を制御ゲート及び基板12中のソース及びドし/ン領域
にli:<1知の技法により施1ことにより、メモリ装
置」Oを完成させることZン+てきる。。
を被着する。この第2の多結晶シリコン層は直接多結晶
シリコン層として被着し2ても。しいし、先に第1の多
結晶シリコン層価に関(、て説明し/こように、アモル
ファスシリコンとし、て肢Xi L ;/こ後このアモ
ルファスシリコンを燐でドープする際に多結晶シリコン
に変換することによって被着してもよい。、第2の絶縁
層26の粗表面28土に被着される第2の多結晶シリコ
ン層の部分は凹凸表面28の凹凸と一致する凹凸を有す
る内表面を持つ。、次に、第2の多結晶シリコンIiV
′iを画定して制御ゲート30を形成する。所ヅの接触
を制御ゲート及び基板12中のソース及びドし/ン領域
にli:<1知の技法により施1ことにより、メモリ装
置」Oを完成させることZン+てきる。。
次に、凹凸を施しだ表面を用いたことによる効果を示す
ために、例を挙げてこれを説明する1、例 2枚の単結晶シリコンの基板をε300’Cの酸素と蒸
気にさらすことによってシリコン酸化物層で被覆した。
ために、例を挙げてこれを説明する1、例 2枚の単結晶シリコンの基板をε300’Cの酸素と蒸
気にさらすことによってシリコン酸化物層で被覆した。
次に、これらの基板をチェンバ中に1′?イいて、56
0°Cに加熱しつ5、約500 ミ’) l・ルの圧力
てシリコン酸化物層上にシラノを2A1.がずことによ
り、この酸化物層の」二に5000人の厚さのアモルフ
ァスシリコン層を被着し/こ。次に、このアモルファス
シリコン層をq5 (,1℃てコ()分間、POClノ
うにさらずことによりアモルファスシリコンをす、rて
ドープし、寸だ、多結晶シリコンに変換した3、 2つの基板のうちの一力一り・1照川としてとっておい
た。他方の基板をチェンノ・に入れ、ε30(璽C−t
−酸素と10%の水蒸気の混合気に1.・(9出して多
+i:r’;晶シリコン層上に酸化物層を形成し、だ6
、このノー、板酸化処理(予備酸化)N]−oo分分間
一つだ。次に、多X:i’i品シリコン層」―に成長し
た酸化物層を緩衝弗化水素酸でエツチングして除去し、
だ1、 対照基板と多結晶シリコン層を酸化処理し/こ基板上を
共通のチェンバ中に入れ、800°Cで30分間酸素と
]はの水蒸気の混合物にさらした。次に、2枚の基板に
前述の方法によりアモルファスシリコンの層を形成した
。更に、前述のようにし2て、アモルファスシリコン層
を燐でドープし5、多結晶シリコンに変える。
0°Cに加熱しつ5、約500 ミ’) l・ルの圧力
てシリコン酸化物層上にシラノを2A1.がずことによ
り、この酸化物層の」二に5000人の厚さのアモルフ
ァスシリコン層を被着し/こ。次に、このアモルファス
シリコン層をq5 (,1℃てコ()分間、POClノ
うにさらずことによりアモルファスシリコンをす、rて
ドープし、寸だ、多結晶シリコンに変換した3、 2つの基板のうちの一力一り・1照川としてとっておい
た。他方の基板をチェンノ・に入れ、ε30(璽C−t
−酸素と10%の水蒸気の混合気に1.・(9出して多
+i:r’;晶シリコン層上に酸化物層を形成し、だ6
、このノー、板酸化処理(予備酸化)N]−oo分分間
一つだ。次に、多X:i’i品シリコン層」―に成長し
た酸化物層を緩衝弗化水素酸でエツチングして除去し、
だ1、 対照基板と多結晶シリコン層を酸化処理し/こ基板上を
共通のチェンバ中に入れ、800°Cで30分間酸素と
]はの水蒸気の混合物にさらした。次に、2枚の基板に
前述の方法によりアモルファスシリコンの層を形成した
。更に、前述のようにし2て、アモルファスシリコン層
を燐でドープし5、多結晶シリコンに変える。
名基板の2つの多結晶シリコン層間の酸化物層の厚さを
測定し、寸/こ、内側の多結晶シリコン1畜に対して外
側多結晶シリコン層を交互に正及び負に維持して酸化物
層の実効障壁高さをめるメこめに谷装置を試験した。実
効障壁高さは所定印加電界に対するトンネル電流の「1
安となり、実効障壁高さが低くなれば、それだけトンネ
ル電流が高くなる。対照基板て作った装置と、内側の多
結晶シリコン層を予備酸化した基板で作った装置、の酸
化′吻の厚さと実’i)J Ifφ壁高さd次の表の通
りである。
測定し、寸/こ、内側の多結晶シリコン1畜に対して外
側多結晶シリコン層を交互に正及び負に維持して酸化物
層の実効障壁高さをめるメこめに谷装置を試験した。実
効障壁高さは所定印加電界に対するトンネル電流の「1
安となり、実効障壁高さが低くなれば、それだけトンネ
ル電流が高くなる。対照基板て作った装置と、内側の多
結晶シリコン層を予備酸化した基板で作った装置、の酸
化′吻の厚さと実’i)J Ifφ壁高さd次の表の通
りである。
この表かられかるように、多結晶シリコン層が予備酸化
されていないために比較的泪らかな表面を有している対
4石基板の多結晶シリコン1※−にに成長した酸化物層
は1予備酸化のだめに表面に凹凸が形成された他方の基
板の多結晶シリコン層」二に成長させプこ酸化物層より
も厚くなっている。
されていないために比較的泪らかな表面を有している対
4石基板の多結晶シリコン1※−にに成長した酸化物層
は1予備酸化のだめに表面に凹凸が形成された他方の基
板の多結晶シリコン層」二に成長させプこ酸化物層より
も厚くなっている。
フローティングゲートメモリ装置土0において、フロー
ティングゲート20の凹凸外表面22」−に成長σすだ
酸化物層26の部分26aは、フローラーイ/グゲ−)
20のより滑らかな側壁部24上の部分2(・l〕より
も薄い。酸化物層26の部分Q(3bかより厚くなって
いるのて、フローティングゲート20の各側壁部24七
制御ゲート30の対向部分との間の容量に小さい。従っ
て、制御グー1−311.1とフローノーイ/クク−°
−1・20との間の全体としての容量(d゛小さく、フ
ローティングゲート20の外表面22と制御ゲート30
のそれに対向する部分30aとの間の容量がそのドブζ
るものである。フローティングゲート20の■用v、(
部24とそれに対向する制御ゲート30の部分との間の
i′l>化物層の厚さを厚くすると、2つのゲート間の
全体的な容量が減少する(このことは、フローティング
ゲート装置においては非常に望才しいことである)だけ
でなく、製造]二枚中の諸因rのばらつき等によって生
じるフローティングゲート20の厚さのfd’らつきに
よる悪影響をも減じることができる。フローティングゲ
ート20の側壁部とそれに対向する制御ゲート30の部
分との間の容量が、これら2つのゲ−1・間の全芥散の
小部分にしかずベーないために、70−ティングゲート
20の厚さのばらつき(このばらつきによって、側壁部
24の面積にi、rらつきが生じ、従って、側壁部24
と制御ゲート30の間の容量も変わる)が2つのゲート
間の全容用に与える影響(社)小さくなる。
ティングゲート20の凹凸外表面22」−に成長σすだ
酸化物層26の部分26aは、フローラーイ/グゲ−)
20のより滑らかな側壁部24上の部分2(・l〕より
も薄い。酸化物層26の部分Q(3bかより厚くなって
いるのて、フローティングゲート20の各側壁部24七
制御ゲート30の対向部分との間の容量に小さい。従っ
て、制御グー1−311.1とフローノーイ/クク−°
−1・20との間の全体としての容量(d゛小さく、フ
ローティングゲート20の外表面22と制御ゲート30
のそれに対向する部分30aとの間の容量がそのドブζ
るものである。フローティングゲート20の■用v、(
部24とそれに対向する制御ゲート30の部分との間の
i′l>化物層の厚さを厚くすると、2つのゲート間の
全体的な容量が減少する(このことは、フローティング
ゲート装置においては非常に望才しいことである)だけ
でなく、製造]二枚中の諸因rのばらつき等によって生
じるフローティングゲート20の厚さのfd’らつきに
よる悪影響をも減じることができる。フローティングゲ
ート20の側壁部とそれに対向する制御ゲート30の部
分との間の容量が、これら2つのゲ−1・間の全芥散の
小部分にしかずベーないために、70−ティングゲート
20の厚さのばらつき(このばらつきによって、側壁部
24の面積にi、rらつきが生じ、従って、側壁部24
と制御ゲート30の間の容量も変わる)が2つのゲート
間の全容用に与える影響(社)小さくなる。
−上記の表かられかる別の点d1凹凸表面を形成するた
めに予備酸化処理を施しだ多結晶シリコン層をイ1する
基板の実効障壁高さのほうか、予備酸化処理が施されて
おらず、従って、表面が渭らかな多結晶シリコン層を持
った対型基板の実効障壁高さよりも小さいということで
ある。実効障壁高さが低いということに1ある与えられ
た電界に対するトンネル電流がより大きくなるというこ
と、即ち、2つの多結晶シリコン層間に形成された酸化
物層中の電子流通度が高いということである1、従って
、フローディングゲートメモリ装置10ニオいで、フロ
ーティングゲート20と制御’y’−) 3+[)それ
ぞれの凹凸表面汀と32の間にある酸化物層26の部分
26a Iti高いトンネル・!1電性をイ1している
ので、2つの滑らかな表面間に形成し7/こ薄い酸化物
層に比較して、より厚<L、Lかも同じ1・/ネット導
電度を持つように形成することか出来る0、」、、記の
表かられかる更に別のことfcl、、J−倫酸化処理し
/′r、多結晶多結晶シリコ抗層たり、(版に利するプ
ラスの実効1憚り、に4高さとマイナスの実功lり亭壁
高さの差が、予備酸化クル■・Pを施していない多結晶
シリコン層を持った対照基板における揚台よりもかなり
小さいということである。この・11実(dlある与え
られプこ電圧に対し、で、予1iii酸化処理を施し/
ζ装置の酸化物層中を流れるトンネル電流がどちらの方
向についてもほぼ等しいことを意味する。フローティン
グゲートメモリ装置−IOについていλ−tel’、フ
ローテイングゲ−1・20の充電及び放電(即ち、碧込
みと消去)に要する電圧か互いに実質的に等しいという
ことである。
めに予備酸化処理を施しだ多結晶シリコン層をイ1する
基板の実効障壁高さのほうか、予備酸化処理が施されて
おらず、従って、表面が渭らかな多結晶シリコン層を持
った対型基板の実効障壁高さよりも小さいということで
ある。実効障壁高さが低いということに1ある与えられ
た電界に対するトンネル電流がより大きくなるというこ
と、即ち、2つの多結晶シリコン層間に形成された酸化
物層中の電子流通度が高いということである1、従って
、フローディングゲートメモリ装置10ニオいで、フロ
ーティングゲート20と制御’y’−) 3+[)それ
ぞれの凹凸表面汀と32の間にある酸化物層26の部分
26a Iti高いトンネル・!1電性をイ1している
ので、2つの滑らかな表面間に形成し7/こ薄い酸化物
層に比較して、より厚<L、Lかも同じ1・/ネット導
電度を持つように形成することか出来る0、」、、記の
表かられかる更に別のことfcl、、J−倫酸化処理し
/′r、多結晶多結晶シリコ抗層たり、(版に利するプ
ラスの実効1憚り、に4高さとマイナスの実功lり亭壁
高さの差が、予備酸化クル■・Pを施していない多結晶
シリコン層を持った対照基板における揚台よりもかなり
小さいということである。この・11実(dlある与え
られプこ電圧に対し、で、予1iii酸化処理を施し/
ζ装置の酸化物層中を流れるトンネル電流がどちらの方
向についてもほぼ等しいことを意味する。フローティン
グゲートメモリ装置−IOについていλ−tel’、フ
ローテイングゲ−1・20の充電及び放電(即ち、碧込
みと消去)に要する電圧か互いに実質的に等しいという
ことである。
このように、この発明によt′1(″ば、フローライノ
ググーI・20と制flijケ−1・30の間の容量力
小さく、フローティングゲート20の厚さのばらつきの
2つのゲート20と30間の金谷−尾に与λ−る影響か
小さくされたフローティングゲートメモリ装屑]0か冑
ら11ル、こ)”L、 tri 、フローチイングゲ−
1・20のイ則壁部24とそ11に対向する制御グー1
−30の部分の間の酸化物層のJ9さか、フローヲィン
ググーI・20の外表面とぞ、11璽【対向する制御ゲ
ート30の部分と(・−)間の酸化物層の)I7さ。l
、り厚くなることに7するるカニ″(ある。さらに、フ
ローブインググ−トメモリ装置i。
ググーI・20と制flijケ−1・30の間の容量力
小さく、フローティングゲート20の厚さのばらつきの
2つのゲート20と30間の金谷−尾に与λ−る影響か
小さくされたフローティングゲートメモリ装屑]0か冑
ら11ル、こ)”L、 tri 、フローチイングゲ−
1・20のイ則壁部24とそ11に対向する制御グー1
−30の部分の間の酸化物層のJ9さか、フローヲィン
ググーI・20の外表面とぞ、11璽【対向する制御ゲ
ート30の部分と(・−)間の酸化物層の)I7さ。l
、り厚くなることに7するるカニ″(ある。さらに、フ
ローブインググ−トメモリ装置i。
は、その2つのゲート20と30の表面に凹凸を設は/
ξことにより、その間に形成さJする酸化物層の1qさ
をより太きくL、L、かも、その間の勇辿特・と1を良
好に841持することができる。さらに、)O−:’7
−イングゲー1・20の充電と放電に要する電圧(d2
゛一つのグー1−20と30の表面が凹凸表面であるこ
とにより、互いに接近し/こものとなる。)fit=、
フコーティングク゛−12oの側壁部24と制御ゲート
30の対向部分との酸化物層をより厚ぐすることができ
ることと、側壁部24と制御jゲート30の対向部分間
のli;’壁高さが高いこととが組合わさつ(、(則壁
部24と制御デー1ゼ50の[■]〔電子が浦、れるこ
々か防1.f−六イ1、実質的に全ての電子に、ゲート
2「)と3r)の凹凸Jl: 1−1ii22表32の
間の酸化′吻層部分2f”la f ii7!LでεT
l(、:Tlイ、ことになる5、イ、Y二って、ある”
j g−らit )で電Jilt!に21し、ゲート2
1]と30の間を流、れる′電流1ti、フD−−・イ
/ググー1−20の厚さに1+1゛らつきかあっても、
昂: t′7−L人の起こる表面面積には影響を及はさ
ないのて、11丁現性の高いものとなる1、
ξことにより、その間に形成さJする酸化物層の1qさ
をより太きくL、L、かも、その間の勇辿特・と1を良
好に841持することができる。さらに、)O−:’7
−イングゲー1・20の充電と放電に要する電圧(d2
゛一つのグー1−20と30の表面が凹凸表面であるこ
とにより、互いに接近し/こものとなる。)fit=、
フコーティングク゛−12oの側壁部24と制御ゲート
30の対向部分との酸化物層をより厚ぐすることができ
ることと、側壁部24と制御jゲート30の対向部分間
のli;’壁高さが高いこととが組合わさつ(、(則壁
部24と制御デー1ゼ50の[■]〔電子が浦、れるこ
々か防1.f−六イ1、実質的に全ての電子に、ゲート
2「)と3r)の凹凸Jl: 1−1ii22表32の
間の酸化′吻層部分2f”la f ii7!LでεT
l(、:Tlイ、ことになる5、イ、Y二って、ある”
j g−らit )で電Jilt!に21し、ゲート2
1]と30の間を流、れる′電流1ti、フD−−・イ
/ググー1−20の厚さに1+1゛らつきかあっても、
昂: t′7−L人の起こる表面面積には影響を及はさ
ないのて、11丁現性の高いものとなる1、
第」図はこの発明を実施しメ(−フローティ/リク゛−
トメモリ装置の一部の断面図、第21ン1乃千r゛rし
・図は第1図に示しだフローティ/デク−’ 1. !
(−り装置を製造するノヒめの方法にお(・する諸L5
ト“1゛台小ずt17面図である。 ]−2・・・基板、J8・・・第]の絶縁層、20・・
フロー!−インググート、22−フローティングゲート
の外表面、24 フrj−?iインググ−1・の側壁部
、26・第2の絶ム層、3 (,1・・制911]ゲー
ト、32・・・制御ゲートの内表面1、 ’I、liM’+出願人 シ゛−ルシーエー コーポレ
ーション化 埋 人 請 水 11 ほか2名 fJ図 才4図 ンレcn ユしl’rGコ
トメモリ装置の一部の断面図、第21ン1乃千r゛rし
・図は第1図に示しだフローティ/デク−’ 1. !
(−り装置を製造するノヒめの方法にお(・する諸L5
ト“1゛台小ずt17面図である。 ]−2・・・基板、J8・・・第]の絶縁層、20・・
フロー!−インググート、22−フローティングゲート
の外表面、24 フrj−?iインググ−1・の側壁部
、26・第2の絶ム層、3 (,1・・制911]ゲー
ト、32・・・制御ゲートの内表面1、 ’I、liM’+出願人 シ゛−ルシーエー コーポレ
ーション化 埋 人 請 水 11 ほか2名 fJ図 才4図 ンレcn ユしl’rGコ
Claims (1)
- +++ ”lt導体12号石の基板と、この基板の表面
に形成された動線41判の第1の層と、この第1の絶縁
層−1−に設けられ、外表面と側壁部とを有する導電性
フローティングゲートと、このフローティングゲートの
外表面と側壁部とを覆う絶縁42判の第2の層と、この
第2の絶縁層」二に設けられ、上記フローfイングゲ−
1・の外表面と側壁部とに対向する内表面をイ1する制
御1ゲートとを備え、上記フローティンググー1・の」
−記外表面とそれに対向する上記1lIII iilゲ
ートの」1記内表面の部分は凹凸が形I戊ぢれており;
上記フローティングゲートの上記外表面と上記制御ゲー
トの内表面の上記二N“→コーγ1八λミ1.垂−久p
′2a)で(λmk”14F+喜1(4J・ht明劃側
どΔれているフローティングゲートメモリ装置。
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JPS6037779A true JPS6037779A (ja) | 1985-02-27 |
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