JPS6034023A - 半導体チップの基板への実装方法 - Google Patents
半導体チップの基板への実装方法Info
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- JPS6034023A JPS6034023A JP14187983A JP14187983A JPS6034023A JP S6034023 A JPS6034023 A JP S6034023A JP 14187983 A JP14187983 A JP 14187983A JP 14187983 A JP14187983 A JP 14187983A JP S6034023 A JPS6034023 A JP S6034023A
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- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
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-
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- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、同一機能素子を多数隣接配置して実装する半
導体チップの基板への実装方法に関するものである。
導体チップの基板への実装方法に関するものである。
（従来技術）
従来、同一機能素子、例えばＩＣチップ等の半導体チッ
プ（以下、単にチップと称す）を、ボンディング技術を
用いて基板上に多数釜べて実装する構造、例えば半導体
チップのサーマルヘッドへの実装では、前記チップの接
続端子相互の接続を行う接続ｉｅターンは２層配線にて
形成していた。
プ（以下、単にチップと称す）を、ボンディング技術を
用いて基板上に多数釜べて実装する構造、例えば半導体
チップのサーマルヘッドへの実装では、前記チップの接
続端子相互の接続を行う接続ｉｅターンは２層配線にて
形成していた。
第１図は、前述したチップでの２層配線を説明する図で
、図中、Ａ、Ｂ、Ｃは同一の機能を備えだチップで、接
続端子１，２．・ ｍ、が形成されてお９、各々の同一
機能の端子は図示するように接続線１．ＩＩ、・・・２
Ｍで接続されている。
、図中、Ａ、Ｂ、Ｃは同一の機能を備えだチップで、接
続端子１，２．・ ｍ、が形成されてお９、各々の同一
機能の端子は図示するように接続線１．ＩＩ、・・・２
Ｍで接続されている。
ここで、接続線Ｉ、１１．・・・２Ｍに着目すると、各
チップＡ、Ｂ、Ｃの接続端子Ｊ、２．・・・２ｍはの同
一機能の接続端子との接続の際にその接続線に又部する
ノ’？ターンが形成されるのが理解されるのである。し
たがって、従来は、複数のチップの基板への実装の際に
は、前記又又部分で他種の信号線と接触するのを防ぐ為
の工夫例えば、該当箇所を２層にする等の工夫がなされ
ていたのである。
チップＡ、Ｂ、Ｃの接続端子Ｊ、２．・・・２ｍはの同
一機能の接続端子との接続の際にその接続線に又部する
ノ’？ターンが形成されるのが理解されるのである。し
たがって、従来は、複数のチップの基板への実装の際に
は、前記又又部分で他種の信号線と接触するのを防ぐ為
の工夫例えば、該当箇所を２層にする等の工夫がなされ
ていたのである。
第２図〜第４図は、以上の問題点を考慮し、工夫した従
来の実装方法の一例ｆ：説明する図で、第２図は基板、
例えば図示しないザ〜マルへ、ド上に鱈ζンディング技
術によシ搭載するチップでの端子配置の一例を示す図、
第３図は第２図で示したチップと接続パターンの形成さ
れたフィルムトラボンディングによって接続した図、第
４図は第３図の如く接続したチップとフィルムとを図示
しない基板、例えばサーマルヘノＦ上に実装した例を示
す図である。
来の実装方法の一例ｆ：説明する図で、第２図は基板、
例えば図示しないザ〜マルへ、ド上に鱈ζンディング技
術によシ搭載するチップでの端子配置の一例を示す図、
第３図は第２図で示したチップと接続パターンの形成さ
れたフィルムトラボンディングによって接続した図、第
４図は第３図の如く接続したチップとフィルムとを図示
しない基板、例えばサーマルヘノＦ上に実装した例を示
す図である。
以上の図において、Ｊｌはチップ、１２は接続ハターン
１２ａを形成したフィルムキャリアを示し、１，２．・
・２ｍと７／ 、 ２１．・・・２ｍ′は各々チップ１
ノの端子形成部分に配置し、形成された接続の為の端子
であシ、前者は信号パッド、後者はダミーパッドである
。この信号ノＲッド１，２．・・・ｍとダミー・ぐラド
、ｒ、２ｒ、・・・２ｍ′は、図示する如く同一チップ
上で左右対称に配置、形成される。又、図中の太い破線
は図示しない基板に形成された接続ｉｅターンであり、
実線は前記素子等に形成された接続パターンおよびリー
ドである。
１２ａを形成したフィルムキャリアを示し、１，２．・
・２ｍと７／ 、 ２１．・・・２ｍ′は各々チップ１
ノの端子形成部分に配置し、形成された接続の為の端子
であシ、前者は信号パッド、後者はダミーパッドである
。この信号ノＲッド１，２．・・・ｍとダミー・ぐラド
、ｒ、２ｒ、・・・２ｍ′は、図示する如く同一チップ
上で左右対称に配置、形成される。又、図中の太い破線
は図示しない基板に形成された接続ｉｅターンであり、
実線は前記素子等に形成された接続パターンおよびリー
ドである。
そして、第２図に示す如き接続端子を配置形成した端子
形成部分を有するチップを基板」二に多数並べ同一機能
の端子相互を接続して行うチップ０の実装は、先ず第２
図に示すチップ１ノと第３図に示す如くあらかじめ接続
／４’ターン１２ａの形成されたフィルムキャリアＪ２
とを接続する。この時の接続は、フィルムキャリア１２
に形成された接続パターンｊ２ａによってチップ０ＪＪ
上の信号／４’ツドとダミーパッド、例えば１と１′、
２と２′、・。
形成部分を有するチップを基板」二に多数並べ同一機能
の端子相互を接続して行うチップ０の実装は、先ず第２
図に示すチップ１ノと第３図に示す如くあらかじめ接続
／４’ターン１２ａの形成されたフィルムキャリアＪ２
とを接続する。この時の接続は、フィルムキャリア１２
に形成された接続パターンｊ２ａによってチップ０ＪＪ
上の信号／４’ツドとダミーパッド、例えば１と１′、
２と２′、・。
ｍとｍ′とを接続する。この時の技術は、この種の端子
接続で広く用いられているボンディング技術のうちのＴ
ＡＢ法のインナーボンディングが用いられる。次いで、
以上第３図の如く接続したチップ０１ノとフィルムキャ
リア１２とを図示しない基板上の接続・ぞターン、すな
わち、第４図に太い破線で示す接続パターン上にボンデ
ィング技術例えばＴＡＢ法のアウターボンディングを用
いて接続することによりチップ１ノの基板への実装を完
了する。
接続で広く用いられているボンディング技術のうちのＴ
ＡＢ法のインナーボンディングが用いられる。次いで、
以上第３図の如く接続したチップ０１ノとフィルムキャ
リア１２とを図示しない基板上の接続・ぞターン、すな
わち、第４図に太い破線で示す接続パターン上にボンデ
ィング技術例えばＴＡＢ法のアウターボンディングを用
いて接続することによりチップ１ノの基板への実装を完
了する。
これにより、任意の場所で各々、信号線を接続すること
により第１図で説明した基板上での２層配線と同等の構
成が得られたことになるのである。
により第１図で説明した基板上での２層配線と同等の構
成が得られたことになるのである。
しかしながら、これまでの説明から判明するように、第
２〜４図を用いて説明した従来の方法では、実装すべき
チップについてみると、接続・やターン数の２倍のパッ
ドを必要とし、したがって、チップ面積を同じにすると
パッドピッチ、換言するとボンディングピッチが極めて
狭くなって作業性、ピンディング時の歩留り等の低−Ｆ
を招き、又、前記欠点を防ぐ為にパッドピッチを広くす
るとチノゾ面積が大きくなる等の問題が生じていた。更
に、信号パッドとダミー・ぐラドとの接続にフィルムキ
ャリアを用いる構成であるので、接続の為のグ等の他の
接続手段の採用、換言すると、他の実装法への応用が困
難である等の問題がちった。
２〜４図を用いて説明した従来の方法では、実装すべき
チップについてみると、接続・やターン数の２倍のパッ
ドを必要とし、したがって、チップ面積を同じにすると
パッドピッチ、換言するとボンディングピッチが極めて
狭くなって作業性、ピンディング時の歩留り等の低−Ｆ
を招き、又、前記欠点を防ぐ為にパッドピッチを広くす
るとチノゾ面積が大きくなる等の問題が生じていた。更
に、信号パッドとダミー・ぐラドとの接続にフィルムキ
ャリアを用いる構成であるので、接続の為のグ等の他の
接続手段の採用、換言すると、他の実装法への応用が困
難である等の問題がちった。
（発明の目的）
本発明は、以上述べたいくつかの問題点を考慮してなさ
れたものであって、従来必要としていたフィルムキャリ
ア、およびダミーパッドを用いずに、各チップの同一機
能の端子相互の接続を実現する実装方法を提供すること
を目的とするもので、ボンディング作業の減少を図シ、
チップ面積を増すことなく充分なパッドピッチを確保、
換言すると、充分なボンディングピッチを確保した作業
性の優れた実装方法を提供するものである。
れたものであって、従来必要としていたフィルムキャリ
ア、およびダミーパッドを用いずに、各チップの同一機
能の端子相互の接続を実現する実装方法を提供すること
を目的とするもので、ボンディング作業の減少を図シ、
チップ面積を増すことなく充分なパッドピッチを確保、
換言すると、充分なボンディングピッチを確保した作業
性の優れた実装方法を提供するものである。
（発明の構成）
すなわち、本発明は上記目的を達成する為に、接続端子
の配置の異ったチップを用い、しかもチップに配置形成
する接続端子は、チップを基板に実装した場合に、隣９
合ったチップのそれと左右対称となるように配置形成し
、基板上の接続・ぐターンにより隣り合うチップの同一
機能の接続端子而を用いて本発明を説明する。
の配置の異ったチップを用い、しかもチップに配置形成
する接続端子は、チップを基板に実装した場合に、隣９
合ったチップのそれと左右対称となるように配置形成し
、基板上の接続・ぐターンにより隣り合うチップの同一
機能の接続端子而を用いて本発明を説明する。
（発明の実施例）
第５図は、本発明に係る第１の実施例を示す図で、図中
、ＤＩ＋Ｄ２１・・・ Ｅ ｌ ｌ Ｌ ２ ＋ ・・
は同一の機能を備えたチップであって、その端子形成部
分には接続端子である信号・ぐノドｌ、２．・・。
、ＤＩ＋Ｄ２１・・・ Ｅ ｌ ｌ Ｌ ２ ＋ ・・
は同一の機能を備えたチップであって、その端子形成部
分には接続端子である信号・ぐノドｌ、２．・・。
ｍ−１，ｍが配置形成されている。この時の前記信号・
６ノドは、チップＤ−，Ｅ−で異っておシ、各々のチッ
プを交互に配列した場合に、隣り合うチ、７″Ｄ−また
はＥ−のそれと互いに左右対称になるように配置形成さ
れている。又、図中での太い破線は、図示しない基板上
に形成した接続・ぐターン、ここでは信号線の・ぐター
ンであり、図示する如く形成されている。すなわち、隣
接チップ０の同一機能の信号・ぞ、ド相互を接続する信
号線の・ぐターンは、対応の信号・ぐノドとの接続の際
に他の信号線の・ぐターンと交叉することなく形成され
ているのである。例えば、第５図において、チップＤＩ
＋ Ｅｌ ＋ Ｄ２に配置形成された各信号パッド相
互の接続についてみると、信号ノ’？ ノド１の接続で
は、チップＤ、とＥｌとの間は１番外側に形成された最
長パターンを、チップＥ１とＤ２との間は逆に１番内側
に形成された最短パターンを介して各々行なわれており
、又、信号パッドｍの接続では、チップＤｌとＥｌとの
間は１番内側に形成された最短パターンを、チッｆＥｌ
とＤ２との間は逆に１番外側に形成された最長パターン
を介して各々行なわれているのである。したがって、交
互に配したチップＤ−とＥ−の同一機能の信号・ｐラド
相互の接続に際し、その信号線のパターンに他の信号線
のパターンが交叉する部分が生じることなく、第１図で
示した端子接続部分の２層配線と同等の配線が行えたこ
とになるのである。
６ノドは、チップＤ−，Ｅ−で異っておシ、各々のチッ
プを交互に配列した場合に、隣り合うチ、７″Ｄ−また
はＥ−のそれと互いに左右対称になるように配置形成さ
れている。又、図中での太い破線は、図示しない基板上
に形成した接続・ぐターン、ここでは信号線の・ぐター
ンであり、図示する如く形成されている。すなわち、隣
接チップ０の同一機能の信号・ぞ、ド相互を接続する信
号線の・ぐターンは、対応の信号・ぐノドとの接続の際
に他の信号線の・ぐターンと交叉することなく形成され
ているのである。例えば、第５図において、チップＤＩ
＋ Ｅｌ ＋ Ｄ２に配置形成された各信号パッド相
互の接続についてみると、信号ノ’？ ノド１の接続で
は、チップＤ、とＥｌとの間は１番外側に形成された最
長パターンを、チップＥ１とＤ２との間は逆に１番内側
に形成された最短パターンを介して各々行なわれており
、又、信号パッドｍの接続では、チップＤｌとＥｌとの
間は１番内側に形成された最短パターンを、チッｆＥｌ
とＤ２との間は逆に１番外側に形成された最長パターン
を介して各々行なわれているのである。したがって、交
互に配したチップＤ−とＥ−の同一機能の信号・ｐラド
相互の接続に際し、その信号線のパターンに他の信号線
のパターンが交叉する部分が生じることなく、第１図で
示した端子接続部分の２層配線と同等の配線が行えたこ
とになるのである。
このように、以上述べた第５図では、これまで述べた接
続パターンを有する基板（図示せず）、例えばサーマル
ヘッド上に、信号パッドｌ、２゜・・・、ｍ−１，ｍを
有するチップＤ−とＥ−の２種のチップを交互に並べ、
ボンディング（アウターボンディング）によりその信号
線のパターンと、対応の信号パッドとを接続、する実装
方法により得た半導体チップの基板への実装状態が示さ
れているのである。
続パターンを有する基板（図示せず）、例えばサーマル
ヘッド上に、信号パッドｌ、２゜・・・、ｍ−１，ｍを
有するチップＤ−とＥ−の２種のチップを交互に並べ、
ボンディング（アウターボンディング）によりその信号
線のパターンと、対応の信号パッドとを接続、する実装
方法により得た半導体チップの基板への実装状態が示さ
れているのである。
（発明の効果）
以上、詳細に説明したように、本発明によれば、接続端
子である信号ノ？ッドの配置の異った半導体チップ、す
なわち、交互に並べた場合にその端子形成部分の信号・
ぐノドが、隣り合う才導体チップの信号・母ツドと左右
対称となるように該信号パッドを配置形成した半導体チ
ップを用いる構成としたので、交叉部分のない接続パタ
ーンを有する基板が得られ、しかも、フィルムキャリア
、ダミー・ぐノドを用いることなく実現出来るので、半
導体チップの小型化が図れ、したがって、半導体チック
０の基板上への高密度実装が可能となり、又、従来構成
の半導体チップと較べてみると、既述の如くダミーパッ
ドが不要な為、端子ピンチ、換言すると大きなボンディ
ングピツチが得られ、ポンディフグ工程での生産性１歩
留９等の向上が期待出来るのである。更に、フィルムキ
ャリアを用いる構成ではないので、半導体チップの実装
にワイヤービンディング法等の採用も可能になる等、優
れた効果が期待できるのである。
子である信号ノ？ッドの配置の異った半導体チップ、す
なわち、交互に並べた場合にその端子形成部分の信号・
ぐノドが、隣り合う才導体チップの信号・母ツドと左右
対称となるように該信号パッドを配置形成した半導体チ
ップを用いる構成としたので、交叉部分のない接続パタ
ーンを有する基板が得られ、しかも、フィルムキャリア
、ダミー・ぐノドを用いることなく実現出来るので、半
導体チップの小型化が図れ、したがって、半導体チック
０の基板上への高密度実装が可能となり、又、従来構成
の半導体チップと較べてみると、既述の如くダミーパッ
ドが不要な為、端子ピンチ、換言すると大きなボンディ
ングピツチが得られ、ポンディフグ工程での生産性１歩
留９等の向上が期待出来るのである。更に、フィルムキ
ャリアを用いる構成ではないので、半導体チップの実装
にワイヤービンディング法等の採用も可能になる等、優
れた効果が期待できるのである。
第１図はこの種の実装の際に必要とされる２層配線を説
明する図、第２〜４図は従来の実装の一例を説明する図
で、第２図は実装する半導体チップでの端子配置の一例
を示す図、第３図は第２図で示した半導体チップと配線
パターンを形成したフィルムキャリアとを接続した図、
第４図は第３図での半導体チップとフィルムキャリアと
を複数基板上に実装した場合の状態を示す図、第５図は
本発明に係る一実施例を示す図である。 １ ＋ ２ ＋ ”’ ） ｍ −１、ｍは信号パッド
、ＤＩＤ２ 、・・・＋ Ｅｌ ＋ ”２ ＋ ・はチ
ップ０である。 特許出願人 沖電気工業株式会社 手続補正書（自発） １ 事件の表示 昭和５８年 特 許 願第１４１８７９号２ 発明の名
称 半導体チップの基板への実装方法 ３ 補正をする者 事件との関係 特許出願人 任 所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号４代理人
明する図、第２〜４図は従来の実装の一例を説明する図
で、第２図は実装する半導体チップでの端子配置の一例
を示す図、第３図は第２図で示した半導体チップと配線
パターンを形成したフィルムキャリアとを接続した図、
第４図は第３図での半導体チップとフィルムキャリアと
を複数基板上に実装した場合の状態を示す図、第５図は
本発明に係る一実施例を示す図である。 １ ＋ ２ ＋ ”’ ） ｍ −１、ｍは信号パッド
、ＤＩＤ２ 、・・・＋ Ｅｌ ＋ ”２ ＋ ・はチ
ップ０である。 特許出願人 沖電気工業株式会社 手続補正書（自発） １ 事件の表示 昭和５８年 特 許 願第１４１８７９号２ 発明の名
称 半導体チップの基板への実装方法 ３ 補正をする者 事件との関係 特許出願人 任 所（〒１０５） 東京都港区虎ノ門１丁目７番１２
号４代理人
Claims (1)
- 【特許請求の範囲】 基板に形成した接続・ぐターン上に半導体チップを複数
並べる実装方法において、 実装する半導体チップは、その接続端子の配置を、基板
に実装した際に、隣９合った半導体チップのそれと左右
対称となるように配置形成して成′）１ 、上記半導体チック０を実装する基板は、その接続パタ
ーンを、その途中で交叉することなく各半導体チップの
同一機能の端子相互を接続する如く形成して成り、 上記半導体チップを、基板に形成した上記接続・ξター
ン上に、その接続端子の配置が、隣り合う半導体チップ
と左右対称になるように配置し、実装したことを特徴と
する半導体チップの基板への
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14187983A JPS6034023A (ja) | 1983-08-04 | 1983-08-04 | 半導体チップの基板への実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14187983A JPS6034023A (ja) | 1983-08-04 | 1983-08-04 | 半導体チップの基板への実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6034023A true JPS6034023A (ja) | 1985-02-21 |
| JPH0351097B2 JPH0351097B2 (ja) | 1991-08-05 |
Family
ID=15302283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14187983A Granted JPS6034023A (ja) | 1983-08-04 | 1983-08-04 | 半導体チップの基板への実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034023A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600363A (en) * | 1988-12-28 | 1997-02-04 | Kyocera Corporation | Image forming apparatus having driving means at each end of array and power feeding substrate outside head housing |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582037A (ja) * | 1981-06-29 | 1983-01-07 | Oki Electric Ind Co Ltd | Ｉｃ等の実装方法 |
| JPS5862076A (ja) * | 1981-10-12 | 1983-04-13 | Oki Electric Ind Co Ltd | サ−マルヘツドの二層配線部の製造方法 |
-
1983
- 1983-08-04 JP JP14187983A patent/JPS6034023A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS582037A (ja) * | 1981-06-29 | 1983-01-07 | Oki Electric Ind Co Ltd | Ｉｃ等の実装方法 |
| JPS5862076A (ja) * | 1981-10-12 | 1983-04-13 | Oki Electric Ind Co Ltd | サ−マルヘツドの二層配線部の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5600363A (en) * | 1988-12-28 | 1997-02-04 | Kyocera Corporation | Image forming apparatus having driving means at each end of array and power feeding substrate outside head housing |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0351097B2 (ja) | 1991-08-05 |
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