JPS6034024A - 半導体チップの基板への実装方法 - Google Patents
半導体チップの基板への実装方法Info
- Publication number
- JPS6034024A JPS6034024A JP14188083A JP14188083A JPS6034024A JP S6034024 A JPS6034024 A JP S6034024A JP 14188083 A JP14188083 A JP 14188083A JP 14188083 A JP14188083 A JP 14188083A JP S6034024 A JPS6034024 A JP S6034024A
- Authority
- JP
- Japan
- Prior art keywords
- parts
- mounting
- substrate
- connection
- semiconductor chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、同一機能素子を多数隣接配置して実装する半
導体チップの基板への実装方法に関するものである。
導体チップの基板への実装方法に関するものである。
（従来技術）
従来、同一機能素子、例えばＩＣチップ等の半導体チッ
プ（以下、単にチップと称す）を、ボンディング技術を
用いて基板上に多数並べて実装する構造、例えば半導体
チップのサーマルヘッドへの実装では、前記チップの接
続端子相互の接続を行う接続・ぐターンは２層配線にて
形成していた。
プ（以下、単にチップと称す）を、ボンディング技術を
用いて基板上に多数並べて実装する構造、例えば半導体
チップのサーマルヘッドへの実装では、前記チップの接
続端子相互の接続を行う接続・ぐターンは２層配線にて
形成していた。
第１図は、前述したチップでの２層配線を説明する図で
、図中、Ａ、Ｂ、Ｃは同＝の機能を備えたチップで接続
端子Ｉ、２．・・・１ｍが形成されており、各各の同一
機能の端子は図示するように接続線１．ＩＩ。
、図中、Ａ、Ｂ、Ｃは同＝の機能を備えたチップで接続
端子Ｉ、２．・・・１ｍが形成されており、各各の同一
機能の端子は図示するように接続線１．ＩＩ。
・・・・・２Ｍで接続されている。
ここで、接続線１ 、 ＩＩ 、・・・２Ｍに着目する
と、各テップＡ、Ｂ、Ｃの接続端子１，２．・・・ １
ｍは同一パターンの配列である為、対応する各チップの
同一機能の接続端子との接続の際にその接続線に交叉す
るパターンが形成されるのが理解されるのである。
と、各テップＡ、Ｂ、Ｃの接続端子１，２．・・・ １
ｍは同一パターンの配列である為、対応する各チップの
同一機能の接続端子との接続の際にその接続線に交叉す
るパターンが形成されるのが理解されるのである。
したがって、従来は、複数のチップ０の基板への実装の
際には前記交叉部分で他種の信号線と接触するのを防ぐ
為の工夫例えは、該当部１５ｉを２層にする等の工夫が
なされていたのである。
際には前記交叉部分で他種の信号線と接触するのを防ぐ
為の工夫例えは、該当部１５ｉを２層にする等の工夫が
なされていたのである。
第２図〜第４図は以上の問題点を考慮し、工夫した従来
の実装方法の一例を説明する図で、第２図は基板、例え
ば図示しないザーマルヘソ１゛上にボンディング技術に
よシ搭載するチップでの端子配置の一例を示す図、第３
図は第２図で示したチップと接続・ぞター／の形成され
たフィルムとをボンディングによって接続した図、第４
図は第３図の如く接続したチップとフィルムとを図示し
ない基板、例えばサーマルヘッド上に実装した例を示す
図である。
の実装方法の一例を説明する図で、第２図は基板、例え
ば図示しないザーマルヘソ１゛上にボンディング技術に
よシ搭載するチップでの端子配置の一例を示す図、第３
図は第２図で示したチップと接続・ぞター／の形成され
たフィルムとをボンディングによって接続した図、第４
図は第３図の如く接続したチップとフィルムとを図示し
ない基板、例えばサーマルヘッド上に実装した例を示す
図である。
以上の図において、ＩＩはチッソ０．１２は接続・ぐタ
ーン１２ａを形成したフィルムキャリアを示し、１，２
．・・・・・８ｍと１／、２／、・・・・・・１ｍ’は
各々チップ１１の端子形成部分に配置し、形成された接
続の為の端子であシ、前者は信号パッド、後者はダミー
／フッドである。この信号パッド！、２．・・・・・・
１ｍとダミーパッド１／、２／、・・・・・１ｍ′は、
図示する如く同一チップ上で左右対称に配置、形成され
る。又、図中の太い破線は図示しない基板に形成された
接続パターンであり、実線は前記素子等に形成された接
続パターンおよびリードである。
ーン１２ａを形成したフィルムキャリアを示し、１，２
．・・・・・８ｍと１／、２／、・・・・・・１ｍ’は
各々チップ１１の端子形成部分に配置し、形成された接
続の為の端子であシ、前者は信号パッド、後者はダミー
／フッドである。この信号パッド！、２．・・・・・・
１ｍとダミーパッド１／、２／、・・・・・１ｍ′は、
図示する如く同一チップ上で左右対称に配置、形成され
る。又、図中の太い破線は図示しない基板に形成された
接続パターンであり、実線は前記素子等に形成された接
続パターンおよびリードである。
そして、第２図に示す如き接続端子を配置形成した端子
形成部分を有するチップを基板上に多数並べ同一機能の
端子相互を接続して行うチップの実装は、先ず第２図に
示すチッｆｌｌと第３図に示す如くあらかじめ接続パタ
ーン１２ａの形成されたフィルムキャリア１２とを接続
する。この時の接続は、フィルムキャリア１２に形成さ
れた接続パターン１２ａによってチップ１１上の信号・
ぐラドとダミーパッド、例えば１と１′、２と２′、・
・。
形成部分を有するチップを基板上に多数並べ同一機能の
端子相互を接続して行うチップの実装は、先ず第２図に
示すチッｆｌｌと第３図に示す如くあらかじめ接続パタ
ーン１２ａの形成されたフィルムキャリア１２とを接続
する。この時の接続は、フィルムキャリア１２に形成さ
れた接続パターン１２ａによってチップ１１上の信号・
ぐラドとダミーパッド、例えば１と１′、２と２′、・
・。
ｍとｍ′とを接続する。この時の技術は、この種の端子
接続で広く用いられているボンディング技術のうちのＴ
ＡＢ法のインナーボンディングが用いられる。次いで、
以上第３図の如く接続したチップ１１とフィルムキャリ
アＩ２とを図示しない基板上の接続パターン、すなわち
、第４図に太い破線で示す接続パターン上にボンディン
グ技術例えばＴＡＢ法のアウターゲンディングを用いて
接続することによシチップ１１の基板への実装を完了す
る。
接続で広く用いられているボンディング技術のうちのＴ
ＡＢ法のインナーボンディングが用いられる。次いで、
以上第３図の如く接続したチップ１１とフィルムキャリ
アＩ２とを図示しない基板上の接続パターン、すなわち
、第４図に太い破線で示す接続パターン上にボンディン
グ技術例えばＴＡＢ法のアウターゲンディングを用いて
接続することによシチップ１１の基板への実装を完了す
る。
これにより、任意の場所で各々信号線を接続することに
より第１図で説明した基板上での２層配線と同等の構成
が得られたことになるのである。
より第１図で説明した基板上での２層配線と同等の構成
が得られたことになるのである。
しかしながら、これまでの説明から判明するように、第
２〜４図を用いて説明した従来の方法では、実装すべき
チップについてみると、接続パターン数の２倍のパッド
を必要とし、したがって、テノフ０面積を同じにすると
パッドピッチ、換言するとボンディングピッチが極めて
狭くなって作業性、ボンディング時の歩留υ等の低下を
招き、又、前記欠点を防ぐ為にパッドピッチを広くする
とチップ面積が大きくなる等の問題が生じていた。更に
、信号パッドとダミー・ぐラドとの接続にフィルムキャ
リアを用いる構成であるので、接続の為のＭ ７ ｆイ
ング作業は多く、又、ワイヤゲンディング等の他の接続
手段の採用、換言すると他の実装法への応用が困難であ
る等の問題があった。
２〜４図を用いて説明した従来の方法では、実装すべき
チップについてみると、接続パターン数の２倍のパッド
を必要とし、したがって、テノフ０面積を同じにすると
パッドピッチ、換言するとボンディングピッチが極めて
狭くなって作業性、ボンディング時の歩留υ等の低下を
招き、又、前記欠点を防ぐ為にパッドピッチを広くする
とチップ面積が大きくなる等の問題が生じていた。更に
、信号パッドとダミー・ぐラドとの接続にフィルムキャ
リアを用いる構成であるので、接続の為のＭ ７ ｆイ
ング作業は多く、又、ワイヤゲンディング等の他の接続
手段の採用、換言すると他の実装法への応用が困難であ
る等の問題があった。
（発明の目的）
本発明は、以上述べたいくつかの問題点を考慮してなさ
れたものであって、従来必要としていたフィルムキャリ
ア、およびダミーパッドを用いずに、各チップの同一機
能の端子相互の接続を実現する実装方法を提供すること
を目的とするもので、ボンディング作業の減少を図り、
チップ面積を増すことなく充分な・ぐットピッチを確保
、換言すると充分なボンディングピッチを確保した作業
性の優れた実装方法を提供するものである。
れたものであって、従来必要としていたフィルムキャリ
ア、およびダミーパッドを用いずに、各チップの同一機
能の端子相互の接続を実現する実装方法を提供すること
を目的とするもので、ボンディング作業の減少を図り、
チップ面積を増すことなく充分な・ぐットピッチを確保
、換言すると充分なボンディングピッチを確保した作業
性の優れた実装方法を提供するものである。
（発明の構成）
すなわち、本発明は上記目的を達成する為に、この種の
実装方法において、半導体チップの端子形成部を接続端
子を配置形成した形成部と配置形成しない未形成部とに
割ｇ当てて構成し、この構成した半導体チップを複数用
い、その配置形成した接続端子を介して基板に形成した
接続パターン上に配置し、実装する構成としたものであ
る。以下、図面を用いて本発明を説明する。
実装方法において、半導体チップの端子形成部を接続端
子を配置形成した形成部と配置形成しない未形成部とに
割ｇ当てて構成し、この構成した半導体チップを複数用
い、その配置形成した接続端子を介して基板に形成した
接続パターン上に配置し、実装する構成としたものであ
る。以下、図面を用いて本発明を説明する。
（発明の実施例）
第５図は、本発明に係る実装方法の一実施例を示す図で
、図中、Ｆｉ ＋ Ｆ２ ｒ・・・は同一機能を備えた
チップであって、その端子形成部分は、接続端子である
信号パ、１・の形成部と未形成部とに割ｇ当てられ、そ
の信号バット形成部には信号パッドｌ、２．・・・２ｍ
がボンディングピッチを確保して配置形成されている。
、図中、Ｆｉ ＋ Ｆ２ ｒ・・・は同一機能を備えた
チップであって、その端子形成部分は、接続端子である
信号パ、１・の形成部と未形成部とに割ｇ当てられ、そ
の信号バット形成部には信号パッドｌ、２．・・・２ｍ
がボンディングピッチを確保して配置形成されている。
又、図中での太い破線は図示しない基板上に形成した接
続パターン、ここでは信号線の・ぞターンであり、図示
する如く形成されている。すなわち、隣接するチック０
の同一機能の信号バット相互を接続する信号線のパター
ンは、他の信号線のパターンと交叉することなく形成さ
れているのである。詳述すると、第５図においてチップ
ＦＩ＋Ｆ２＋・・・に配置形成された各信号・ぞ２１゛
相互の接続に用いる信号線の・パターンは例えばチツ７
″Ｆ！の信号・Ｐヮト形成部の信号パッド！。
続パターン、ここでは信号線の・ぞターンであり、図示
する如く形成されている。すなわち、隣接するチック０
の同一機能の信号バット相互を接続する信号線のパター
ンは、他の信号線のパターンと交叉することなく形成さ
れているのである。詳述すると、第５図においてチップ
ＦＩ＋Ｆ２＋・・・に配置形成された各信号・ぞ２１゛
相互の接続に用いる信号線の・パターンは例えばチツ７
″Ｆ！の信号・Ｐヮト形成部の信号パッド！。
２、・・・・２ｍ と接続する各パターンは、隣接する
チップＦ２の信号・ぐ、ド形成部の同一機能の信号・や
ラドｌ、２．・・・・・・２ｍに至る間で、チップＦ１
の信号・り、ド未形成部の実装エリアを通過して形成さ
れている。したがって、既述の如く、隣接するチップの
同一機能の信号・ぞラド相互の接続に際し、その接続に
用いる信号線のパターンに他の信号線のパターンが交叉
する部分が生じることなく、第１図で示した端子接続部
分の２層配線と同等の配線が行えたことになるのである
。
チップＦ２の信号・ぐ、ド形成部の同一機能の信号・や
ラドｌ、２．・・・・・・２ｍに至る間で、チップＦ１
の信号・り、ド未形成部の実装エリアを通過して形成さ
れている。したがって、既述の如く、隣接するチップの
同一機能の信号・ぞラド相互の接続に際し、その接続に
用いる信号線のパターンに他の信号線のパターンが交叉
する部分が生じることなく、第１図で示した端子接続部
分の２層配線と同等の配線が行えたことになるのである
。
このように、以上述べた第５図では、これまて述べた接
続パターンを有する基板、例えばサーマルへ、ド上に信
号・や、ドｌ、２．・・・・・・２ｍを有するチップを
複数（図では２枚）並べ、ボンディング（アウタービン
ディング）により、その信号線のノｅターンと該パター
ン対応の各信号・々７ドとを接続する実装方法によシ得
たチップの基板への実装状態が示されているのである。
続パターンを有する基板、例えばサーマルへ、ド上に信
号・や、ドｌ、２．・・・・・・２ｍを有するチップを
複数（図では２枚）並べ、ボンディング（アウタービン
ディング）により、その信号線のノｅターンと該パター
ン対応の各信号・々７ドとを接続する実装方法によシ得
たチップの基板への実装状態が示されているのである。
（発明の効果）
以上、詳細に説明したように、本発明によれば端子形成
部を、接続端子を配置形成した形成部と配置形成し々い
未形成部とに割り当てて構成した半導体チップと、交叉
部分のない接続パターンを有し、該パターン上にＡｉｌ
記半導体チ、ゾを実装する基板とを用いる構成であるの
で、従来と較べて、フィルムキャリア、ダミーノ４ッド
は不要で、したがって両者を接続するボンディング工程
の減少が図れ、又、半導体チップの実装にワイヤーボン
ディング法等他の接続方法の採用も可能に々る等、優れ
た効果が期待できるのである。
部を、接続端子を配置形成した形成部と配置形成し々い
未形成部とに割り当てて構成した半導体チップと、交叉
部分のない接続パターンを有し、該パターン上にＡｉｌ
記半導体チ、ゾを実装する基板とを用いる構成であるの
で、従来と較べて、フィルムキャリア、ダミーノ４ッド
は不要で、したがって両者を接続するボンディング工程
の減少が図れ、又、半導体チップの実装にワイヤーボン
ディング法等他の接続方法の採用も可能に々る等、優れ
た効果が期待できるのである。
第１図はこの種の実装の際に必要とされる２層配線を説
明する図、第２〜４図は従来の実装の一例を説明する図
で、第２図は実装する半導体チ、−ノでの端子配置の一
例を示す図、第３図は第２図で示した半導体チップと配
線・ぐターンを形成したフィルムキャリアとを接続した
図、第４図は第３図での半導体チップとフィルムキャリ
アとを複数基板上に実装した場合の状態を示す図、第５
図は本発明に係る一実施例を示す図である。 １ ＋２ｅ ””” ＋ ＋ＴＩ 、ｒｎは信号パッド
、Ｆ ｌ ＋ Ｆ ２はチップである。 手続補正書（睦） １ 事件の表示 昭和５８年 特 許 願第１４１８８０号２ 発明の名
称 半導体チップの基板への実装方法 ３ 補正をする者 事件との関係 特許 出 願 人 電話 ５０１−３１１１（大代表） ５、補正の対象 明細書中「発明の詳細な説明」の欄６
、補正の内容 別紙のとおり ６補正の内容 （１） 明細書第６頁第１０行目に「ノクットピッチ」
とあるのを「パッドピッチ」と補正する。 （２）同書第６頁第１５行目から第１６行目に［端子形
成部を接続端子を」とあるのを「端子形成部を、接続端
子を」と補正する。 （３）同書第７頁第６行目、第７行目、第１３行目、第
１８行目に「信号・やット」とあるのを「信号パッド」
と補正する。
明する図、第２〜４図は従来の実装の一例を説明する図
で、第２図は実装する半導体チ、−ノでの端子配置の一
例を示す図、第３図は第２図で示した半導体チップと配
線・ぐターンを形成したフィルムキャリアとを接続した
図、第４図は第３図での半導体チップとフィルムキャリ
アとを複数基板上に実装した場合の状態を示す図、第５
図は本発明に係る一実施例を示す図である。 １ ＋２ｅ ””” ＋ ＋ＴＩ 、ｒｎは信号パッド
、Ｆ ｌ ＋ Ｆ ２はチップである。 手続補正書（睦） １ 事件の表示 昭和５８年 特 許 願第１４１８８０号２ 発明の名
称 半導体チップの基板への実装方法 ３ 補正をする者 事件との関係 特許 出 願 人 電話 ５０１−３１１１（大代表） ５、補正の対象 明細書中「発明の詳細な説明」の欄６
、補正の内容 別紙のとおり ６補正の内容 （１） 明細書第６頁第１０行目に「ノクットピッチ」
とあるのを「パッドピッチ」と補正する。 （２）同書第６頁第１５行目から第１６行目に［端子形
成部を接続端子を」とあるのを「端子形成部を、接続端
子を」と補正する。 （３）同書第７頁第６行目、第７行目、第１３行目、第
１８行目に「信号・やット」とあるのを「信号パッド」
と補正する。
Claims (1)
- 【特許請求の範囲】 基板に形成した接続・ぐターン上に半導体チッグｆ：複
数並べる実装方法において、 実装する半導体チップ０は、その端子形成部分を、接続
端子の形成部と未形成部とに割り当て、その形成部には
少なくともボンディングピッチを確保した接続端子を配
置形成し、 上記半導体チップを実装する基板は、その接続パターン
を各半導体チップの同一機能の端子相互をその途中で交
叉することなく接続い し力・も、」二記半導体チップ
の接続端子未形成部の実装エリアを通過する如く形成し
て成り、 上記半導体チップを、基板に形成した上記接続パターン
上に、その接続端子を接続して配置し、実装したことを
特徴とする半導体チップの基板への実装方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14188083A JPS6034024A (ja) | 1983-08-04 | 1983-08-04 | 半導体チップの基板への実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14188083A JPS6034024A (ja) | 1983-08-04 | 1983-08-04 | 半導体チップの基板への実装方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6034024A true JPS6034024A (ja) | 1985-02-21 |
Family
ID=15302304
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14188083A Pending JPS6034024A (ja) | 1983-08-04 | 1983-08-04 | 半導体チップの基板への実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6034024A (ja) |
-
1983
- 1983-08-04 JP JP14188083A patent/JPS6034024A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH06151685A (ja) | Ｍｃｐ半導体装置 | |
| JPH01165134A (ja) | 注文応答回路 | |
| KR860007743A (ko) | 1칩(on eohip)마이크로 컴퓨터의 제조방법 | |
| JPS6318654A (ja) | 電子装置 | |
| JPH1187400A (ja) | 半導体装置 | |
| JPS6034024A (ja) | 半導体チップの基板への実装方法 | |
| JP2685037B2 (ja) | セラミックケース | |
| JPS62130549A (ja) | 集積回路チツプ | |
| JPH0351097B2 (ja) | ||
| JPS5840614Y2 (ja) | 半導体装置 | |
| JPS6150355A (ja) | 半導体装置 | |
| JPS582037A (ja) | Ｉｃ等の実装方法 | |
| JPH023259A (ja) | マスタスライス型半導体装置の製造方法 | |
| JP2659286B2 (ja) | 半導体装置のワイヤボンディング方法 | |
| JPS62114257A (ja) | ワイヤボンデイングパツドレイアウト | |
| JPS6142927A (ja) | 半導体装置 | |
| JP4229086B2 (ja) | 半導体装置 | |
| JPH0478150A (ja) | Ｔａｂテープ | |
| JPH02102568A (ja) | 半導体集積回路装置 | |
| JPS5922335A (ja) | 半導体装置 | |
| JPS6185833A (ja) | ワイヤボンデイング方法 | |
| JPS5828359Y2 (ja) | 半導体集積回路装置 | |
| JPH05129520A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPS63236393A (ja) | プリント基板のパタ−ン形成方法 | |
| JPS582055A (ja) | 論理パツケ−ジの改造方法 |