JPS582037A - Ｉｃ等の実装方法 - Google Patents
Ｉｃ等の実装方法Info
- Publication number
- JPS582037A JPS582037A JP9969581A JP9969581A JPS582037A JP S582037 A JPS582037 A JP S582037A JP 9969581 A JP9969581 A JP 9969581A JP 9969581 A JP9969581 A JP 9969581A JP S582037 A JPS582037 A JP S582037A
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- JP
- Japan
- Prior art keywords
- wiring
- connection
- finger
- chip
- lead
- Prior art date
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- Granted
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/11—Device type
- H01L2924/14—Integrated circuits
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はフィルムキャリアによる複数の■Ｃｈ４を基板
に実装する方法に関する。
に実装する方法に関する。
従来のこの種の実装方法を第１図により説明する。図に
おいて１はＩＣ等のチップ、２はテップ１に形成された
複数の接続ランド、３はフィンガＩＪ−ド、４は基板上
に平行かつ蛇行状に形成された複数本の配線、５は各配
線４の一端に設けられた端子引出線であり、チップ１に
形成された各接続ランド２とフィンガーリード３とを位
置合わせしてインナボンディングし、しかる後に各フィ
ンガリード３と基板上の対応する配線とを位置合わせし
てアウタボンディングすることによシ、複数のチップ１
を配線４上の所定の位置に各々実装している。なお図中
６はフィンガーリード３と基板上の、配線４との接続点
を示している。
おいて１はＩＣ等のチップ、２はテップ１に形成された
複数の接続ランド、３はフィンガＩＪ−ド、４は基板上
に平行かつ蛇行状に形成された複数本の配線、５は各配
線４の一端に設けられた端子引出線であり、チップ１に
形成された各接続ランド２とフィンガーリード３とを位
置合わせしてインナボンディングし、しかる後に各フィ
ンガリード３と基板上の対応する配線とを位置合わせし
てアウタボンディングすることによシ、複数のチップ１
を配線４上の所定の位置に各々実装している。なお図中
６はフィンガーリード３と基板上の、配線４との接続点
を示している。
しかし、一般に基板上に形成される配線のピッチは、チ
ップ形成される接続ランドのピッチよりも粗いので、上
述した従来の実装方法では、１個のチップに対する接続
点数が多い程、基板上の配線の占峠る面積が大きくなる
という欠点があり、また端子引出線を任意の位置から引
出すことかできないので、その線長が長くなるという欠
“点も有していた。
ップ形成される接続ランドのピッチよりも粗いので、上
述した従来の実装方法では、１個のチップに対する接続
点数が多い程、基板上の配線の占峠る面積が大きくなる
という欠点があり、また端子引出線を任意の位置から引
出すことかできないので、その線長が長くなるという欠
“点も有していた。
本発明は基板上の配線を最小面積に抑えられると共に、
複数のチップに対しての共通配線が可能で、かつ端子引
出線を大きなピンチで短かく引出すことのできる実装方
法を得ることを目的とし、そのためフィルム上に形成し
た平面形状Ｕ形のフィンガーリードをチップの接続ラン
ドに接続し、また基板上にはフィンガーリードと対応す
る複数の配線から成る配線ブロックを形成して、通常の
アウタボンディングによる接続以外に整列順序と逆の順
序にも接続することを特徴とする。
複数のチップに対しての共通配線が可能で、かつ端子引
出線を大きなピンチで短かく引出すことのできる実装方
法を得ることを目的とし、そのためフィルム上に形成し
た平面形状Ｕ形のフィンガーリードをチップの接続ラン
ドに接続し、また基板上にはフィンガーリードと対応す
る複数の配線から成る配線ブロックを形成して、通常の
アウタボンディングによる接続以外に整列順序と逆の順
序にも接続することを特徴とする。
以下本発明の実施例を図面により説明すると、第２図は
本発明の第１の門施例であって、７はＩ・Ｉ Ｃ等のチップ、８はチツグーに形成した複数のランド、
９はフィルム、１０はフィルム９上に形成した平面形状
Ｕ形等の複数のフィンガー−リードであム１１は基板上
に形成した複数の配線ブロックで、各配線ブロック１１
は前記フィンガーリード１０−と対応する複数本の配線
１２かも成り、これらのうち゛の任意の配線１２から端
子引出線１３が゛・引出しである。
本発明の第１の門施例であって、７はＩ・Ｉ Ｃ等のチップ、８はチツグーに形成した複数のランド、
９はフィルム、１０はフィルム９上に形成した平面形状
Ｕ形等の複数のフィンガー−リードであム１１は基板上
に形成した複数の配線ブロックで、各配線ブロック１１
は前記フィンガーリード１０−と対応する複数本の配線
１２かも成り、これらのうち゛の任意の配線１２から端
子引出線１３が゛・引出しである。
そこで、本実施例ではチップ７の各接続ランド８とフィ
ルム９上のフィンガーリード１０とを位置合わせしてイ
ンナボンディングを行い、しかる後フィンガーリード１
０と配線ブロック１１の配線１２とが蛇行状を成すよう
に位置合わせして、通常の整列順序でアウタボンディン
グによる接続を行う以外に、逆の順序にも接続を行、っ
て複数のチップ７を配線ブロック１１上に実装すると共
に、隣接する配線ブロック１１の配線１２をフィンガー
リード１０により結線するものである。なお、図中１４
はフわガーリード１０と配線１２との接続点を示してい
る。
ルム９上のフィンガーリード１０とを位置合わせしてイ
ンナボンディングを行い、しかる後フィンガーリード１
０と配線ブロック１１の配線１２とが蛇行状を成すよう
に位置合わせして、通常の整列順序でアウタボンディン
グによる接続を行う以外に、逆の順序にも接続を行、っ
て複数のチップ７を配線ブロック１１上に実装すると共
に、隣接する配線ブロック１１の配線１２をフィンガー
リード１０により結線するものである。なお、図中１４
はフわガーリード１０と配線１２との接続点を示してい
る。
以上説明したように第１の実施例では、ＩＣ等のチップ
の接続ランドにフィルム上に形成したフィンガーリード
を接続し、基板上には複数本の短かい配線から成る配線
ブロックを形成しておき、このフィンガーリードと配線
とが蛇行状を成すように接続を行うため、基板上の配線
を最小面積に抑えることができると共に複数のチップに
対して共通配線が可能となり、また端子引出線を任意の
位置から引出して形成することができるため、端子引出
線の線長を短かくすることができると共にピッチを大き
くとることができる。
の接続ランドにフィルム上に形成したフィンガーリード
を接続し、基板上には複数本の短かい配線から成る配線
ブロックを形成しておき、このフィンガーリードと配線
とが蛇行状を成すように接続を行うため、基板上の配線
を最小面積に抑えることができると共に複数のチップに
対して共通配線が可能となり、また端子引出線を任意の
位置から引出して形成することができるため、端子引出
線の線長を短かくすることができると共にピッチを大き
くとることができる。
また、フィンガーリードと配線との接続点の列がチップ
上の接続ランドとフィンガーリードとの接続点の列と並
行であるため、接続のための位置合わせの際、ｙ軸方向
のずれを余り考慮しなくて済み、従って接続点のピッチ
をことさら大きくとる必要がないという利点もある。
上の接続ランドとフィンガーリードとの接続点の列と並
行であるため、接続のための位置合わせの際、ｙ軸方向
のずれを余り考慮しなくて済み、従って接続点のピッチ
をことさら大きくとる必要がないという利点もある。
次に本発明の第２の実施例を第３図により説明する。第
３図において１５はＩＣ等のチップ、１６はチップ１５
に形成した複数の接続ランド、１７は同じくテップ１５
に形成したダミーの接続ランド、１８はフィルム、１９
はフィルム１８上に形成した平面形状Ｕ形等の複数のフ
ィンガーリード、２０は基板上に形成された配線ブロッ
ク、２１は各配線ブロック２０を構成する配線、２２は
端子引出線であり、この実施例では、インナボンディン
グ時にチップ１５の接続ランド１６の一部または全部を
フィルム１Ｂ上に形成したフィンガーリード１嘲９によ
りダミーの接続ランド１Ｔと結線し、このようにしたデ
バイスを使用して、第１の実施例と同様にアウタボンデ
ィングヲ行’）。
３図において１５はＩＣ等のチップ、１６はチップ１５
に形成した複数の接続ランド、１７は同じくテップ１５
に形成したダミーの接続ランド、１８はフィルム、１９
はフィルム１８上に形成した平面形状Ｕ形等の複数のフ
ィンガーリード、２０は基板上に形成された配線ブロッ
ク、２１は各配線ブロック２０を構成する配線、２２は
端子引出線であり、この実施例では、インナボンディン
グ時にチップ１５の接続ランド１６の一部または全部を
フィルム１Ｂ上に形成したフィンガーリード１嘲９によ
りダミーの接続ランド１Ｔと結線し、このようにしたデ
バイスを使用して、第１の実施例と同様にアウタボンデ
ィングヲ行’）。
以上説明した第２の実施例は、チップサイズなかんす＜
チップの幅に対して比較的接続ランドの数が少ない場合
に有効な方法であり、第１の実施例と同様の効果が得ら
れる他、フィンガーリードの整列が乱れにくいので、ア
ウタボンディングを行う際の作業性がよいという利点が
ある。
チップの幅に対して比較的接続ランドの数が少ない場合
に有効な方法であり、第１の実施例と同様の効果が得ら
れる他、フィンガーリードの整列が乱れにくいので、ア
ウタボンディングを行う際の作業性がよいという利点が
ある。
以上各実施例を示して述べた如く、本発明は複数のチッ
プに対して最小限の面積で共通配線が得られ、また必要
に応じて任意の位置から多数の端子引出線を大きなピッ
チでかつ短かく引出せるので、例えばディスプレイの駆
動回路等におけるＩＣ等の実装方法として有効である。
プに対して最小限の面積で共通配線が得られ、また必要
に応じて任意の位置から多数の端子引出線を大きなピッ
チでかつ短かく引出せるので、例えばディスプレイの駆
動回路等におけるＩＣ等の実装方法として有効である。
第１図は従来の実装方法を示す配線説明図、第２図は本
発明による実装方法の一実施例を示す配線説明図、第３
図は本発明による実装方法の他の実施例を示す配線説明
図である。 ７．１５・・・チップ ８，１６・・・接続ランド ９
゜１８・・・フィルム １０．１９・・・フィンカー
！Ｊ−）”１１．２０・・・配線ブロック １２，２１
・・・配線１３．２２・・・端子引出線 １４・・・接
続点 １７・・・ダミーの接続ランド 特許出願人 沖電気工業株式会社 代理人 弁理士 金 倉 喬 二 手続補正書（自発） 昭和５６年１１月９１１ 特許庁長官 島 １）春 樹 殿 １、事件の表示 昭和５６年特許願 第０９９６９５ 号２、発明の名
称 ＩＣ等の実装方法 ３、補正をする者 事件との関係 特許出願人 住 所 東京都港区虎ノ門１丁目７番１２号名 称
（０２９）沖電気工業株式会社代表者 三宅正男 ４、代 理 人 ７、補正の内容 １、明細書第２頁第１９行に「チップ形成」とあるを「
チップ上に形成」と補正する。
発明による実装方法の一実施例を示す配線説明図、第３
図は本発明による実装方法の他の実施例を示す配線説明
図である。 ７．１５・・・チップ ８，１６・・・接続ランド ９
゜１８・・・フィルム １０．１９・・・フィンカー
！Ｊ−）”１１．２０・・・配線ブロック １２，２１
・・・配線１３．２２・・・端子引出線 １４・・・接
続点 １７・・・ダミーの接続ランド 特許出願人 沖電気工業株式会社 代理人 弁理士 金 倉 喬 二 手続補正書（自発） 昭和５６年１１月９１１ 特許庁長官 島 １）春 樹 殿 １、事件の表示 昭和５６年特許願 第０９９６９５ 号２、発明の名
称 ＩＣ等の実装方法 ３、補正をする者 事件との関係 特許出願人 住 所 東京都港区虎ノ門１丁目７番１２号名 称
（０２９）沖電気工業株式会社代表者 三宅正男 ４、代 理 人 ７、補正の内容 １、明細書第２頁第１９行に「チップ形成」とあるを「
チップ上に形成」と補正する。
Claims (1)
- 【特許請求の範囲】 １ フィルムキャリアによる複数のＩＣ等を基板上に実
装する方法において、フィルム上に形成した平面形状Ｕ
形等の複数のフィンガーリードをＩＣ等のチップに設け
た接続ランドに接続し、基板上にはフィンガーリードと
対応する複数本の配線から成る配線ブロックを複数設け
ておき、アウタボンディングの際、通常のアウタボンデ
ィングによる接続以外に整列順序と逆の順序にも接続を
行って隣接する配線ブロックの配″線をフィンガーリー
ドにより結線することを特徴とするＩＣ等の実装方法。 ２、ＩＣ等のチップにダミーの接続ランドを設けておき
、インナボンデインク時に本来の接続ランドの一部また
は全部をフィルム上に形成したフィンガーリードによシ
ダミーの接続ランドに結線したデバイスを用いることを
特徴とする特許請求の範囲第１項記載のＩＣ等の実装方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9969581A JPS582037A (ja) | 1981-06-29 | 1981-06-29 | Ｉｃ等の実装方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9969581A JPS582037A (ja) | 1981-06-29 | 1981-06-29 | Ｉｃ等の実装方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS582037A true JPS582037A (ja) | 1983-01-07 |
| JPH0234185B2 JPH0234185B2 (ja) | 1990-08-01 |
Family
ID=14254178
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9969581A Granted JPS582037A (ja) | 1981-06-29 | 1981-06-29 | Ｉｃ等の実装方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS582037A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6034023A (ja) * | 1983-08-04 | 1985-02-21 | Oki Electric Ind Co Ltd | 半導体チップの基板への実装方法 |
| JPH01201989A (ja) * | 1988-02-05 | 1989-08-14 | Semiconductor Energy Lab Co Ltd | 絶縁基板上の配線形成方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5628110U (ja) * | 1979-08-10 | 1981-03-16 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5628110B2 (ja) * | 1971-12-28 | 1981-06-29 |
-
1981
- 1981-06-29 JP JP9969581A patent/JPS582037A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5628110U (ja) * | 1979-08-10 | 1981-03-16 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6034023A (ja) * | 1983-08-04 | 1985-02-21 | Oki Electric Ind Co Ltd | 半導体チップの基板への実装方法 |
| JPH0351097B2 (ja) * | 1983-08-04 | 1991-08-05 | Oki Electric Ind Co Ltd | |
| JPH01201989A (ja) * | 1988-02-05 | 1989-08-14 | Semiconductor Energy Lab Co Ltd | 絶縁基板上の配線形成方法 |
| JPH059957B2 (ja) * | 1988-02-05 | 1993-02-08 | Handotai Energy Kenkyusho |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0234185B2 (ja) | 1990-08-01 |
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