JPS603032A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は情報処理袋↑σにおけるデバッグ機能の改良に
関し、特に情報処理装置に内蔵されたトレーサのトレー
スタイミングの制御方式に関する。

（従来技術） 従来からストアプログラム方式を採用した情報処理装置
においては、命令の読出し、命令の解読、解読した命令
の実行と云う一連の動作を繰返して行うことによって所
定の処理を実行していた。これらの動作は、すべてレジ
スタ間の情報の転送、シフト動作、加算器の使用など、
数十種類の基本動作の組合せによって実行さね。

るものである。

このような基本動作を指定する命令はマイクロ命令であ
り、これらな組合せて各命令の実行を制御量る方式をマ
イクロプログラム制御方式と云うが、マイクロプログラ
ム制御方式の情報処理体１４においては、制御記憶にマ
イクロブｑグラムをロードし、制御記゛１ハに力えられ
たアドレス情報によりマイクロ命令を順次、読出して各
命令の処理を進めていた。

とのように、各命令は一般に棲俄のマイクロ命令を組合
せて実現さ力ているが、各命令は命令カウンタ（ＩＣ）
と呼ばれる命令実行アドレスレジスタの内容に従って順
次、実行されるものである。マイクロプログラム制御方
式の情報処理装置においては、デバッグ、その他の目的
のだめに、情報処理装置の内部状７ｊＪｊの変化の履歴
を状態履歴記憶装置に残しておき、トレースする方式が
採用されてきた。

しかし、状態履歴記１１コ装信に使用されている記憶部
の容量には限度があり、成る限度以上に及ぶ過去のトレ
ースデータは、新たなトレースデータを格納した時点に
書換えられて消去されてしまうわけである。−ｔ々わち
、マイクロプログラム制御方式の情報処理装置において
は、命令実行アドレスをトレースのサンプルタイミング
に利用中る場合など、命令によっては待合わせの部分、
あるいは同じ動作の繰返し部分のような繰返しが長時間
にわたって続くことがあって、トレースデータがあふれ
ることがある。斯かる場合ＫＵ、それだけで状態履歴記
１．ぴ装置Ｈの記憶部が埋め尽され、障害原因の調査に
有効な過去の部分が十分に記憶されないと云う欠点があ
った。

また、従来、この種の情報処理装置ρにおいては、状態
履歴記憶装置の記憶部にレジスタの内容を残して赴くと
とができず、障害原因の調査に有効な内容をすべて記憶
することができないと云う欠点もあった。すなわち、ト
レースタイミング時にアドレシングされているレジスタ
ファイルの内界は、従来装置においてもトレースデータ
として残すことばでＡるが、トレースタイミング時にア
ドレシングされてｂない部分のレジスタファイルの内容
は、シフトパスを採用してのみ取出すことができるので
、従って、従来方式の状態履歴装置では、上記内容をト
レースデータとしても残すことができなかった。

障、ｉ、′原因のｊｊ、′ＩＭ−には、トレースタイミ
ング時にアドレシングズーれているアドレスのひとつ前
のアドレスのレジスタファイルの内界が有効となるＪＱ
：ｉ合が多す。従来装置においては、−シフトパスを使
１１ルでシフトデータを採取するためのシフトメモリを
トレースメモリとして具備していないため、さらに斯か
る場合の有効な内容を押工［マすることができないと云
う欠点もあった。

（発明の目的） 本発明の目的は、従来方式の状態履歴装置装置臂を備え
だ斯かる情報処理装置バを改良し、あらかじめ指定さｈ
−た複数の命令実行アドレスにより指定された命令に対
してアクセスした時に限って、トレースデータをサンプ
リングして抽出し、シフトパスを介してシフトデータな
格納できるようなシフトデータメモリをトレースメモリ
として採用することによって上記欠点を解決し、障害原
因の調査において必要なサンプルタイミングで、有効な
トレースデータを格納′することかできるように構成し
た晴報処■工装置を提供中ることにある。

発明の構成） 本発明による情報処理装置はシフトハスな診断／初期設
定などを含むデータの７１°込みと読出しとを行い、命
令の実行番地を指示量る命令実行アドレスレジスタの内
容に従って命令をＩｌ＋Ｔ次、実行する形式のものであ
り、命令アドレスレジスタと、アドレス比較回路と、シ
フトデータメモリと、シフトメモリアドレスレジスタと
、主制御回路とを具備して構成したものであ、る。

命令アト”レスレジスフは、（ｆ紗の命令アドレスをあ
らかじめ設定するためのものである。アドレス比較回路
は、命令実行アドレスレジスタの内容と、命令アドレス
レジスタの内容とを比較するだめのものである。シフト
データメモリは、シフトパスな介して送出されたシフト
データな格納するだめのものである。シフトメモリアド
レスレジスタは、シフトデータメモリのアドレスを指示
するだめのものである。

主制御回路は、アドレス比較回路により比較結果から一
致出力を検出した時に、次に比較中べき複数の命令アド
レスのひとつを選択し、これと共にシフトパスによりシ
フトデータをシフトデータメモリに格納して、シフトメ
モリアドレスレジスタの内容な（新するように動作を制
御するためのものである。

（実施例） 次に、本発明について図面を参照して詳細に説明する。

第１図は、本発明による情報処理装置の一実施例を示寸
ブロック図である。第１図において、１は命令実行アド
レスレジスタ、２は命令アドレスレジスタ、３はアドレ
ス比較回路、４はシフトデータメモリ、５はシフトメモ
リアドレスレジスタ、６は主制御回路、７は比較アドレ
スレジスタ、８け演算制御回路、９はアドレス変換回路
、１０は情報処理装置の全体、１１け主記憶装置、　１
２は第１のインクレメント回路、１３は第２のインクレ
メント回路、１４け保守診断装ａである。

第１図において、命令実行アドレスバス゛りｌは命令の
実行番地を示すだめのものである。

命令アドレスレジスタ２け、アドレスバス６０を介して
複数の命令実行アドレスをあらかじめ設定できるように
構成したレジスタである。アドレス比較回路３は命令実
行アドレス１／ジスタ１の内容と命令アドレスレジスタ
２の内容とを比較するためのものである。アドレス変換
回路９は、命令実行アドレスレジスタ１の内容を、主記
憶装置１１へのリクエストアドレス信号へ変換して信号
線５４上へ送出するためのものである。

演算制御回路８は主記憶装置１１からデータバス５３を
介して得られる命令によって制御され、主要な演；Ｌな
らびに載皿全体の制御を行うものである。演算制御回路
８によって、次に実行すベキ命令アドレスレジスタ】の
内容も生成される。シフトデータメモリ４ｉ、シフトパ
ス５２を介して送出さハ、てくるシフトデータを格納す
るためのものである。シフトメモリアドレスレジスタ５
に１、シフトデータメモリ４のアドレスを指示＋Ｚ）だ
めのものである。主制御回路６け、アドレス比４ＢＱ回
路３によって一救出力が検出された時に信、％　Ｍｉｉ
）　５６上に送出さｈ−たアドレス一致信号により信号
線５０上へホールド信号を送出し、演算制御回路８の動
作を再開始ｒｉＪ能な状態で中断するだめのものである
。第１のインクレメント回路】２ｄ１主制御回路６によ
るシフト制御に応じて、シフトパス５２を介してシフト
データをシフトメモリアドレスレジスタ５に格納し、さ
らに、信号線５９上のアト１／スカウントアツプ指示信
号゛によってシフトメモリアドレスレジスタ５の内容を
増分干るためのものである。第２のインクレメント回路
１３１−１信号線５５上のアドレスカウントアツプ指示
信号によって、次に比較中べき命令アドレスレジスタ２
のアドレスな指示子るだめ比彰・アドレスレジスタ７（
Ｃセントされているアドレスを増分する１ｊめのもので
ある。

シフトデータメモリ４にシフトデータがｔ’６　拍ｆｉ
れた後では、溶、σ制り１回゛洛８にニー付して次の命
令からのスタートを指示−ｔ２１）こめσ）スタート１
８−シシが、信’ｒニー線５】を介して主；ｆｉｌｌ　
（６−’１回路６から送出される。保守診断方Ｈｗ　１
４は、デバッグ用にシフトデータメモリ４の内存をデー
ｉパス５７？介して取込み、停止ｍ示侶云なイｒ芹託！
５８を介してｌδζＴ制御回路８に対して１メ出するた
めのものである。

この場合、ｉ官Ｉ″￥、告１ｉ　（ｌｉｔ回ｊ烙ｉｌｌ
　ｉｄ信号と１？６］を介してヌタート信＋１！−？送
出するものである。

峡初に、保守診断−１ｇ４乃１４から停止１四１７承仁
−２２−が１８ゼ・線５８を介して送出さｉ１７、アイ
ドル状叩にある演算制御回路８に対して命令−Ｂ行が再
；：１１始可能な状態で停止を指示して停止ジせる。次
に、アドレスバス６０を介し−ｒ命令アドレスレジスタ
２に対してデバッグナベき仲ミケのｉ＋＆令」３行アド
レスを格納する。その後にｓ　０７　＋＋＝、ｉｉｌ　
６１士のスタート指示信碧・により、演算制御回路８に
対して命令の実行を再開させるように指示し、デバック
スヘきジョブを実行さぜる。比較アドレスレジスフ７は
初期値が０に設定さｈ−でいる。この比較アドレスレジ
スタ７により指示された命令アドレスレジスタ２の内容
と、命令の実行番地を示す命令実行アドレスレジスタ】
の内’ＩＪ−トをアドレス比較回路３によｐ比較する。

両者が一致した時圧は、アドレス一致信号が信号線５６
上て発生する。アドレス一致信号によりアドレスの一敬
を通知された主側０１回路６では、信号線５０上のホー
ルド信号により演算制御回路８を命令実行再開始可能な
状態に保って停止させると共に、シフトパス５２を介し
て情報処理装置１゜のすべてのシフトデータを、ＲＡＭ
の内容も含んでシフトデータメモリ４に格納する。この
時、同時にシフトメモリアドレスレジスタ５の内容も、
信号線５９上のアドレスカウントアツプ指示信号を介し
て、第１のインクレメント回路１２に加えられる。そこ
で、格納すべきシフ）　チー　タのピット数分だけ第１
のインクレメント回路１２の内容が１づつ増分しでゆく
。ここで、シフトメモリアドレスレジスタ５の初期１匹
ケ０である。

さて、すべてのシフトデータがシフトデータメモリ４に
格納され終ると、主制御回路６け信号線５５上のアドレ
スカウントアツプ指示信号を介して命令アドレスレジス
タ２の内容を１づつ増分するように第２のインク１／メ
ント回路１３に指示を出し、次に比較ナベき命令アドレ
スレジスタの内容を示す。これと共に、主側偽１回路６
け信号線５１上のスタート信号を介して演算１ｂ制御回
路８に対して命令実行の再開始を指示子る。

このようにして、命令アドレスレジスタ２の内容と命令
の実行番地を指示子る会合実行アドレスレジスタ１の内
容とが一致干るごとに、１青報処理装置ｌＯのシフトデ
ータがシフトデータメモリ４に格納されてゆくわけであ
る。所定のジョブの実行が完了するか、あるいは障害に
より情報処理装置１０がストール、′または停止中ると
、保守診断装置１４は停止指示信号線５８を介して演算
制御回−に対して停止の指示を行い、停止しだ・ＬＹ報
処理界（”￥１０のトレースメモリであるシフトデータ
メモリ４の内容ヤデータパス５７を介しでイア守診断装
置ｉ１”ｆ″１４に取込む。

（是明の効果） 一木発明にはは上説明したように、あらかじめ指定した
７わ′々の命令実行アドレスにより指示された命令て対
してアクセスした場合に限ってトレースデータをサンプ
リングして抽出し、シフトパスによりシフトデータを格
納できるシフトデータメモリをトレースメモリとして採
用するようイ音成するととにより、障害原因の調査にお
い）で必４３なザンプルタイミングにおいて有効なトレ
ースデータを格納中ろことができると云う効果かある。

【図面の簡単な説明】

第１図は、本発明による情報処理装置の一実施１ンリを
示すブロック措成図である。 １．２．５．７・・・レジスタ ３・・・比軸回路　４・・・メモリ ６・・・主！１ｔＩＩ御回路　８・・・’ＩＸ算制御回
路９・・・アドレス変換回路 ｌＯ・・・情報処理装置　１１・・・牢記ｆ、ｈＴ装崩
１２．１３・・・インクレメント回路 １４・・・保守診断装置 ５０〜６Ｉ・・・信号線（パスを済む）特許出願人　日
本′１コ気株式会社 代理人　弁即士井　ノ　ロ　「、′７

Claims (1)

【特許請求の範囲】
1. シフトパス享・介して論断／初ｊυ」設定などを含むデ
   ータの訃込みと読出しとを行い、命令の実行酢地を指示
   する命令実行アドレスレジスタの内容に従って＾１「記
   命令を順次実行子る形式の情報処即装）′りにおいて、
   １′！敬の命令アドレスをあらかじめ設定するだめの命
   令アドレスレジスタと、前記命令実行アドレスレジスタ
   の内容と前記命令アドレスレジスタの内容とを比較する
   だめのアドレス比較回路と、シフトデータな前記シフト
   バスな介して格納するだめのシフトデータメモリと、前
   記シフトデータメモリのアト１／スを指示するためのシ
   フトメモリアドレスレジスタと、前記アドレス比較回路
   により一致出力を検出した時に次に比較すべき前記複数
   の命令アドレスのひとつを選択量ると共に前記シフトパ
   スにより前記シフトデータを＾１１記シフトデータメモ
   リに格納してＱｆｔ記シフトメモリアドレスレジスタの
   内容を更新するように＃１作を制御するための主制御回
   路とを具備して構成したことを特徴とする情報処理装置
   。