JPS60160125A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60160125A JPS60160125A JP1622284A JP1622284A JPS60160125A JP S60160125 A JPS60160125 A JP S60160125A JP 1622284 A JP1622284 A JP 1622284A JP 1622284 A JP1622284 A JP 1622284A JP S60160125 A JPS60160125 A JP S60160125A
- Authority
- JP
- Japan
- Prior art keywords
- pattern
- resist
- etching
- etched
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Drying Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、半導体基板の上側にリアクティブイオンエ
ツチングにより所要深さの複数のパターン溝を形成する
、半導体装置の製造方法に関する。
ツチングにより所要深さの複数のパターン溝を形成する
、半導体装置の製造方法に関する。
この種の従来の半導体装置の製造方法は、第１図に半導
体基板部の断面図で示すようにしていた。
体基板部の断面図で示すようにしていた。
図はエツチング終了状態を現している。まず、半導体基
板（１）の上面の所要箇所に拡散領域（２）を形成する
。この状態の半導体基板（１）上に酸化膜又は窒化膜な
どの被エツチング膜（３）を形成する。この被エツチン
グ膜（３）上にポジ形レジスト（４）を施し、マスクパ
ターン（４ａ）、（４ｂ）を形成する。つづいて、この
レジスト（４）をマスクとしりアクティブイオンエツチ
ングにより、被エツチング膜（３）にパターン（５）
、 （６１を形成する。この面積の大きい方のパターン
（５）は深くなり拡散領域（２）に達するが、面積の小
さい方のパターン（６）は浅くなり拡散領域（２）には
達しない。
板（１）の上面の所要箇所に拡散領域（２）を形成する
。この状態の半導体基板（１）上に酸化膜又は窒化膜な
どの被エツチング膜（３）を形成する。この被エツチン
グ膜（３）上にポジ形レジスト（４）を施し、マスクパ
ターン（４ａ）、（４ｂ）を形成する。つづいて、この
レジスト（４）をマスクとしりアクティブイオンエツチ
ングにより、被エツチング膜（３）にパターン（５）
、 （６１を形成する。この面積の大きい方のパターン
（５）は深くなり拡散領域（２）に達するが、面積の小
さい方のパターン（６）は浅くなり拡散領域（２）には
達しない。
上記従来方法において、リアクティブイオンエツチング
ではエツチング速度に面積依存性があり、小さい面積の
パターン（６）はエツチング速度が遅いため、大きい面
積の方のパターン（５）が所要の深さにエツチングが完
了しているが、パターン（６）はエツチング深さ不足と
なる場合が多発する０このため、パターン（６）の深さ
が拡散領域（２）Ｋ達するように、さらにエツチングを
続けると、パターン（５）の方は拡散領域（２）内まで
深くなっていた。
ではエツチング速度に面積依存性があり、小さい面積の
パターン（６）はエツチング速度が遅いため、大きい面
積の方のパターン（５）が所要の深さにエツチングが完
了しているが、パターン（６）はエツチング深さ不足と
なる場合が多発する０このため、パターン（６）の深さ
が拡散領域（２）Ｋ達するように、さらにエツチングを
続けると、パターン（５）の方は拡散領域（２）内まで
深くなっていた。
第３図にリアクティブイオンエツチングによる、エツチ
ング溝幅に対するエツチング速度の関係を示す。溝幅が
狭くなるとエツチング速度は急激に低減するととＫなり
、上記第１図に示すような問題が生じる。
ング溝幅に対するエツチング速度の関係を示す。溝幅が
狭くなるとエツチング速度は急激に低減するととＫなり
、上記第１図に示すような問題が生じる。
第２図は従来の他の例による半導体装置の製造方法を示
す半導体基板部の断面図である。この製造方法は次のよ
うにしていた。半導体基板（１）上に酸、化膜又は窒化
膜からなる被エツチング膜（７）を形成する。この被エ
ツチング膜（７）上にポジ形レジスト（４）を施し、マ
スクパターン（４ａ）、（４ｂ）を形成する。このレジ
スト（４）をマスクとしりアクティブイオンエツチング
により、被エツチング膜（７）及び半導体基板（１１に
パターン（８１、（９１を形成する。この面積の大きい
方のパターン（８）はエツチング速度が速く、所要の深
さに完了するが、面積の小さい方のパターン（９）はエ
ツチング速度が遅く、深さ不足となる場合が多い。
す半導体基板部の断面図である。この製造方法は次のよ
うにしていた。半導体基板（１）上に酸、化膜又は窒化
膜からなる被エツチング膜（７）を形成する。この被エ
ツチング膜（７）上にポジ形レジスト（４）を施し、マ
スクパターン（４ａ）、（４ｂ）を形成する。このレジ
スト（４）をマスクとしりアクティブイオンエツチング
により、被エツチング膜（７）及び半導体基板（１１に
パターン（８１、（９１を形成する。この面積の大きい
方のパターン（８）はエツチング速度が速く、所要の深
さに完了するが、面積の小さい方のパターン（９）はエ
ツチング速度が遅く、深さ不足となる場合が多い。
上−記従来の方法では、パターンの面積が異なる場合、
同時に同一溝深さに形成することは困難であった。
同時に同一溝深さに形成することは困難であった。
この発明は、上記従来方法の欠点をなくするもので、半
導体基板上の被エツチング膜上に施したポジ形レジスト
のマスクパターンのうチ、大キい面積のマスクパターン
をネガ形レジストで覆っておき、上記ポジ形レジストを
マスクとしてリアクティブイオンエツチングにより上記
被エツチング膜側にパターンを形成するようＫＬ、各パ
ターンが同時に所要の深さに形成される、半導体装置の
製造方法を提供することを目的としている。
導体基板上の被エツチング膜上に施したポジ形レジスト
のマスクパターンのうチ、大キい面積のマスクパターン
をネガ形レジストで覆っておき、上記ポジ形レジストを
マスクとしてリアクティブイオンエツチングにより上記
被エツチング膜側にパターンを形成するようＫＬ、各パ
ターンが同時に所要の深さに形成される、半導体装置の
製造方法を提供することを目的としている。
以下、この発明の一実施例による半導体装置の製造方法
を、第４図に主要工程順に示す半導体基板部の断面図に
より説明する０壕ず、第４図（ａ）のように、上面側に
拡散積載（２）が形成された半導体基板（１）上に、酸
化膜又は窒化膜などからなる被エツチング膜（３）を形
成する。この被エツチング膜（３）上にポジ形レジスト
（４）を施しマスクパターン（４ａ）。
を、第４図に主要工程順に示す半導体基板部の断面図に
より説明する０壕ず、第４図（ａ）のように、上面側に
拡散積載（２）が形成された半導体基板（１）上に、酸
化膜又は窒化膜などからなる被エツチング膜（３）を形
成する。この被エツチング膜（３）上にポジ形レジスト
（４）を施しマスクパターン（４ａ）。
（４ｂ）を形成する。これらのうち大きい面積のマスク
パターン（４ａ）部をネガ形レジストα◇で覆う。
パターン（４ａ）部をネガ形レジストα◇で覆う。
この状態ＫＬ、ポジ形レジスト（４）をマスクとしりア
クティブイオンエツチングをする。すると、ネガ形しジ
ス） Ｑｌ）は比較的速いエツチング速度を有している
が、大きい面積のマスクパターン（４ａ）側は、まず、
ネガ形レジストＱｌ）をエツチングしなければならず、
エツチング進行が遅延され、小面積のマスクパターン（
４ｂ）側は直ちに被エツチング膜（３）のエツチングが
始まる。このネガ形レジスト０］）がエツチング除去さ
れた状態を、第４図（ｂ）に示す０ 引続き、リアクテイプイオンエツｆ−ンｆｔ行うと、８
４図（Ｃ）のように、被エツチング膜（３）忙、大きい
面積のパターン（５）が拡散領域（２）に達する所要深
さに形成されるとともに１小さい面積のパターン（６）
も拡散領域（２）Ｋ達する所要深さに形成される。
クティブイオンエツチングをする。すると、ネガ形しジ
ス） Ｑｌ）は比較的速いエツチング速度を有している
が、大きい面積のマスクパターン（４ａ）側は、まず、
ネガ形レジストＱｌ）をエツチングしなければならず、
エツチング進行が遅延され、小面積のマスクパターン（
４ｂ）側は直ちに被エツチング膜（３）のエツチングが
始まる。このネガ形レジスト０］）がエツチング除去さ
れた状態を、第４図（ｂ）に示す０ 引続き、リアクテイプイオンエツｆ−ンｆｔ行うと、８
４図（Ｃ）のように、被エツチング膜（３）忙、大きい
面積のパターン（５）が拡散領域（２）に達する所要深
さに形成されるとともに１小さい面積のパターン（６）
も拡散領域（２）Ｋ達する所要深さに形成される。
上記ネガ形レジストａ９の膜厚、硬化温度、レジストの
成分等を適当に変えることにより、大きい面積のパター
ン（５）と小面積のパターン（６）との深さが、同−所
要値釦エッチング形成されるように、容易に調整するこ
とができる。
成分等を適当に変えることにより、大きい面積のパター
ン（５）と小面積のパターン（６）との深さが、同−所
要値釦エッチング形成されるように、容易に調整するこ
とができる。
このように、ポジ形レジスト（４）のマスクパターン領
域を、面積の大きさに応じ大きい方をネガ形レジスト０
１）で適当に覆うことにより、リアクティブイオンエツ
チングによるパターンが、小さい面積部ともすべて均−
深さに、制御性よく形成される。
域を、面積の大きさに応じ大きい方をネガ形レジスト０
１）で適当に覆うことにより、リアクティブイオンエツ
チングによるパターンが、小さい面積部ともすべて均−
深さに、制御性よく形成される。
次に、この発明の他の実施例による半導体装置の製造方
法を、第５図に主要工程順に示す半導体基板部の断面図
により説明する。第５図（ａ）に示すように、半導体基
板（１１上に被エツチング膜（７）を形成し、この被エ
ツチング膜（７）上にポジ形レジスト（４）を施しマス
クパターン（４ａ）、（４ｂ）を形成する。
法を、第５図に主要工程順に示す半導体基板部の断面図
により説明する。第５図（ａ）に示すように、半導体基
板（１１上に被エツチング膜（７）を形成し、この被エ
ツチング膜（７）上にポジ形レジスト（４）を施しマス
クパターン（４ａ）、（４ｂ）を形成する。
これらのうち、大きい面積のマスクパターン（４ａ）部
をネガ形イジスト０１）で覆う。
をネガ形イジスト０１）で覆う。
この状態で、ポジ形レジスト（４）をマスクとし、リア
クティブイオンエツチングをしていくト、第５図（ｂ）
のように、ネガ形レジスト０１）が除去されたとき、小
さい面積のマスクパターン（４ｂ）部テハ、半導体基板
（１）へのエツチングが進行しパターン（９）の形成が
始まっている。
クティブイオンエツチングをしていくト、第５図（ｂ）
のように、ネガ形レジスト０１）が除去されたとき、小
さい面積のマスクパターン（４ｂ）部テハ、半導体基板
（１）へのエツチングが進行しパターン（９）の形成が
始まっている。
リアクティブイオンエツチングの続行により、第５図（
Ｑ）のように、パターン（８）とパターン（９）とが所
要の同−深さに形成され、ここでエツチングを終了する
○ なお、上記実施例では、被エツチング材として酸化膜、
窒化膜を用いたが、これに限らず、リアクティブイオン
エツチングでパターンが形成されるものであれば、他の
種の材料であっても適用できるものである。
Ｑ）のように、パターン（８）とパターン（９）とが所
要の同−深さに形成され、ここでエツチングを終了する
○ なお、上記実施例では、被エツチング材として酸化膜、
窒化膜を用いたが、これに限らず、リアクティブイオン
エツチングでパターンが形成されるものであれば、他の
種の材料であっても適用できるものである。
以上のように、この発明の方法によれば、半導体基板上
の被エツチング膜上に施したポジ形レジストのマスクパ
ターンのうち、大きい面積のマスクパターン部をネガ形
レジストで覆っておき、上記ポジ形レジストをマスクと
してリアクティブイオンエツチングをし、上記被エツチ
ング膜側にパターンを形成するようにしたので、各パタ
ーンが所要の深さに均一に形成でき、品質を向上すると
とができる。
の被エツチング膜上に施したポジ形レジストのマスクパ
ターンのうち、大きい面積のマスクパターン部をネガ形
レジストで覆っておき、上記ポジ形レジストをマスクと
してリアクティブイオンエツチングをし、上記被エツチ
ング膜側にパターンを形成するようにしたので、各パタ
ーンが所要の深さに均一に形成でき、品質を向上すると
とができる。
第１図は従来の製造方法によりパターンが形成された半
導体基板部の概要断面図、第２図は従来の他の例の製造
方法によりパターンが形成された半導体基板部の概要断
面図、第３図はりアクティブイオンエツチングによるエ
ツチング溝幅に対するエツチング速度の関係を示す曲線
図、第４図はこの発明の一実施例による製造方法を主要
工程順に示す半導体基板部の断面図、第５図はこの発明
の他の実施例による製造方法を主要工程順に示す半導体
基板部の断面図である。 １・・・半導体基板、２・・・拡散領域、３・・・被エ
ツチング膜、４・・・ポジ形レジスト、４ａ、４ｂ・・
・マスクパターン、５．６・・・パターン、ワ・・・被
エツチング膜、８．９・・・パターン、１１・・・ネガ
形レジストなお、図中同一符号は同−又は和尚部分を示
す。 代理人 大岩増雄 第１図 第２図 第３図 ど） エツチング溝のｆ＃Ｃｌｔ丸） 第４図 第５図 （α）（ａ） （Ｃ） ＣＣ）
導体基板部の概要断面図、第２図は従来の他の例の製造
方法によりパターンが形成された半導体基板部の概要断
面図、第３図はりアクティブイオンエツチングによるエ
ツチング溝幅に対するエツチング速度の関係を示す曲線
図、第４図はこの発明の一実施例による製造方法を主要
工程順に示す半導体基板部の断面図、第５図はこの発明
の他の実施例による製造方法を主要工程順に示す半導体
基板部の断面図である。 １・・・半導体基板、２・・・拡散領域、３・・・被エ
ツチング膜、４・・・ポジ形レジスト、４ａ、４ｂ・・
・マスクパターン、５．６・・・パターン、ワ・・・被
エツチング膜、８．９・・・パターン、１１・・・ネガ
形レジストなお、図中同一符号は同−又は和尚部分を示
す。 代理人 大岩増雄 第１図 第２図 第３図 ど） エツチング溝のｆ＃Ｃｌｔ丸） 第４図 第５図 （α）（ａ） （Ｃ） ＣＣ）
Claims (1)
- 半導体基板上に形成した被エツチング膜上にポジ形レジ
ストを施し、とのポジ形レジストに複数のマスクパター
ンを形成し、これらのマスクパターンのうち面積の大き
い方をネガ形レジストで覆っておき、上記ポジ形レジス
トをマスクとしりアクティブイオンエツチングにより下
方側にパターンを形成し、これらのパターンが同時に同
−所要深さになるようにする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1622284A JPS60160125A (ja) | 1984-01-30 | 1984-01-30 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1622284A JPS60160125A (ja) | 1984-01-30 | 1984-01-30 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60160125A true JPS60160125A (ja) | 1985-08-21 |
Family
ID=11910501
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1622284A Pending JPS60160125A (ja) | 1984-01-30 | 1984-01-30 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60160125A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0430556A (ja) * | 1990-05-28 | 1992-02-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPH04502309A (ja) * | 1988-12-12 | 1992-04-23 | ビーエーエスエフ アクチエンゲゼルシャフト | 新規ｔｎｆ―ペプチド |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51111071A (en) * | 1975-03-26 | 1976-10-01 | Hitachi Ltd | Semiconductor equipment |
| JPS5443839A (en) * | 1977-09-13 | 1979-04-06 | Ibm | Method of forming silicon oxide territory |
| JPS5775462A (en) * | 1980-10-28 | 1982-05-12 | Toshiba Corp | Manufacture of semiconductor device |
-
1984
- 1984-01-30 JP JP1622284A patent/JPS60160125A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51111071A (en) * | 1975-03-26 | 1976-10-01 | Hitachi Ltd | Semiconductor equipment |
| JPS5443839A (en) * | 1977-09-13 | 1979-04-06 | Ibm | Method of forming silicon oxide territory |
| JPS5775462A (en) * | 1980-10-28 | 1982-05-12 | Toshiba Corp | Manufacture of semiconductor device |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04502309A (ja) * | 1988-12-12 | 1992-04-23 | ビーエーエスエフ アクチエンゲゼルシャフト | 新規ｔｎｆ―ペプチド |
| JPH0430556A (ja) * | 1990-05-28 | 1992-02-03 | Toshiba Corp | 半導体装置の製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0645534A (ja) | 集積回路構成体及び製造方法 | |
| JPS60160125A (ja) | 半導体装置の製造方法 | |
| JPH09102586A (ja) | 半導体装置の製造方法 | |
| JPS61228650A (ja) | 半導体装置の製造方法 | |
| JPS5918858B2 (ja) | ホトレジスト被膜の埋込方法 | |
| EP0146613A1 (en) | METHOD FOR PRODUCING SEMICONDUCTOR STRUCTURES. | |
| KR960014453B1 (ko) | 필드 산화막 제조방법 | |
| KR100209732B1 (ko) | 반도체 소자 제조방법 | |
| JP4171122B2 (ja) | 半導体素子のツインウエル形成方法 | |
| JPS60160121A (ja) | 半導体装置の製造方法 | |
| JPH03166749A (ja) | 半導体装置の製造方法 | |
| JPH06163689A (ja) | 半導体素子の製造方法 | |
| JPS62144331A (ja) | エツチング方法 | |
| JPS60142521A (ja) | 半導体素子の膜エツチング方法 | |
| JPS6359532B2 (ja) | ||
| JPH01206645A (ja) | 半導体装置の製造方法 | |
| JPS63248135A (ja) | 半導体装置の製造方法 | |
| JPH05166746A (ja) | 半導体装置の製造方法 | |
| JPH0245922A (ja) | 半導体装置の製造方法 | |
| JPS58168263A (ja) | 半導体装置の製造方法 | |
| JPS61188937A (ja) | 半導体装置の製造方法 | |
| JPH01187976A (ja) | 半導体装置の製造方法 | |
| JP2000208484A (ja) | シリコン基板加工方法 | |
| JPH04127157A (ja) | 半導体素子の製造方法 | |
| JPS6092665A (ja) | 半導体装置の製造方法 |