JPS61188937A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS61188937A JPS61188937A JP2907785A JP2907785A JPS61188937A JP S61188937 A JPS61188937 A JP S61188937A JP 2907785 A JP2907785 A JP 2907785A JP 2907785 A JP2907785 A JP 2907785A JP S61188937 A JPS61188937 A JP S61188937A
- Authority
- JP
- Japan
- Prior art keywords
- film
- wiring
- substrate bias
- coverage
- bias
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体装置の製造方法に関し、特に多層配
線における眉間膜の形成方法に関するものである。
線における眉間膜の形成方法に関するものである。
従来の多層配線における眉間膜の形成方法としては第３
図のようなものがあった。即ち第３図（ａ）は普通に絶
縁物を形成した後にウェットエツチングして、さらに配
線まで行なった時のカバレ・ノジ断面形状を示す図、第
３図（ｂｌは同様にドライエツチングを行なった場合の
それを示す図であり、図において、１は基板、２は絶縁
物、３はＡＩ配線である。また５は絶縁物２が薄くなっ
ている所で、６はＡｌ配線３のカバレンジの悪い所であ
る。
図のようなものがあった。即ち第３図（ａ）は普通に絶
縁物を形成した後にウェットエツチングして、さらに配
線まで行なった時のカバレ・ノジ断面形状を示す図、第
３図（ｂｌは同様にドライエツチングを行なった場合の
それを示す図であり、図において、１は基板、２は絶縁
物、３はＡＩ配線である。また５は絶縁物２が薄くなっ
ている所で、６はＡｌ配線３のカバレンジの悪い所であ
る。
第３図（ａ）は従来方法によりスルーホールやコンタク
トホールをウェットエツチングで開、げた状態を示す図
であるが、図のように上のＡｌ配線３のカバレッジは比
較的良いが、ウェットエツチングのため穴あけの制御性
が良くなく、穴があかなかったり、仮においても両サイ
ドに絶縁物２の実効的に薄い所５があり、これにより実
質的には大きな穴になっていない。また、第２図山）は
同様の穴を異方性エツチングしたものであるが、図に示
すように、スルーホール 微細パターンが切れるが、そこでは段差がきついため、
図のように、上にＡ１配線３を配線した場合、カバレッ
ジの悪い所６ができた。
トホールをウェットエツチングで開、げた状態を示す図
であるが、図のように上のＡｌ配線３のカバレッジは比
較的良いが、ウェットエツチングのため穴あけの制御性
が良くなく、穴があかなかったり、仮においても両サイ
ドに絶縁物２の実効的に薄い所５があり、これにより実
質的には大きな穴になっていない。また、第２図山）は
同様の穴を異方性エツチングしたものであるが、図に示
すように、スルーホール 微細パターンが切れるが、そこでは段差がきついため、
図のように、上にＡ１配線３を配線した場合、カバレッ
ジの悪い所６ができた。
従来の方法は以上のように構成されているので、形状よ
くＡｌ配線を形成するにはウェットエツチングが必要で
あるが、微細パターンの制御性に問題があり、また微細
パターンを制御よく形成するにはドライエツチングとい
った異方性エツチングが必要であるが、この方法では上
層のＡ１配線３のカバレンジが悪くなり、断線しやすい
といった問題があった。
くＡｌ配線を形成するにはウェットエツチングが必要で
あるが、微細パターンの制御性に問題があり、また微細
パターンを制御よく形成するにはドライエツチングとい
った異方性エツチングが必要であるが、この方法では上
層のＡ１配線３のカバレンジが悪くなり、断線しやすい
といった問題があった。
この発明は上記のような問題点を解決するためになされ
たもので、ウェットエツチングでスルーホールやコンタ
クトホールを切りながらも、良好な制御性を有し、かつ
上に配線するＡｌに対し、カバレンジの面で無理のない
スルーホールやコンタクトホールの形状を得ることので
きる半導体装置の製造方法を提供することを目的として
いる。
たもので、ウェットエツチングでスルーホールやコンタ
クトホールを切りながらも、良好な制御性を有し、かつ
上に配線するＡｌに対し、カバレンジの面で無理のない
スルーホールやコンタクトホールの形状を得ることので
きる半導体装置の製造方法を提供することを目的として
いる。
この発明に係る半導体装置の製造方法は、層間膜をバイ
アススパッタで形成し、かつその際基板バイアスを連続
的に変化させて形成するようにしたものである。
アススパッタで形成し、かつその際基板バイアスを連続
的に変化させて形成するようにしたものである。
本発明においては、バイアススパッタで形成する膜は基
板バイアスを変えるとエツチングレートが変化する点を
有効に利用しており、その結果良好な制御性を有しカバ
レンジの面で無理のないスルーホールやコンタクトホー
ルの形状が得られる。
板バイアスを変えるとエツチングレートが変化する点を
有効に利用しており、その結果良好な制御性を有しカバ
レンジの面で無理のないスルーホールやコンタクトホー
ルの形状が得られる。
以下、本発明の実施例を図について説明する。
第１図は本発明の一実施例による半導体装置の製造方法
の工程を示し、第１図（ａｌは本実施例方法による層間
膜の形成方法で形成した膜をウェットエツチングした直
後の形状を示す図、第１図（ｂｌは配線を形成した後の
カバレンジを示す図である。
の工程を示し、第１図（ａｌは本実施例方法による層間
膜の形成方法で形成した膜をウェットエツチングした直
後の形状を示す図、第１図（ｂｌは配線を形成した後の
カバレンジを示す図である。
図において、■は基板、２は絶縁物等の層間膜、３はＡ
ｌｔ配線、４はレジストである。
ｌｔ配線、４はレジストである。
バイアススパッタで膜を形成、特に絶縁膜を形成すると
、第２図に示すように、基板バイアスをかけるほどエツ
チングレートが低下する。本発明方法は、これを利用し
、最初に基板バイアスを十分上げてスパッタを行なうこ
とによって、エツチングされにくい膜を最初に形成し、
その後論々に基板バイアスを下げてスパッタを行なうこ
とによって、該膜を徐々にエツチングされやすい膜に変
化させていき、このようにしてエツチングされやすい膜
を上の方に形成するようにしたものである。
、第２図に示すように、基板バイアスをかけるほどエツ
チングレートが低下する。本発明方法は、これを利用し
、最初に基板バイアスを十分上げてスパッタを行なうこ
とによって、エツチングされにくい膜を最初に形成し、
その後論々に基板バイアスを下げてスパッタを行なうこ
とによって、該膜を徐々にエツチングされやすい膜に変
化させていき、このようにしてエツチングされやすい膜
を上の方に形成するようにしたものである。
こうすることにより、第１図（ａ）に示すように、微細
パターンを切ったレジスト４をマスクにしてウェットエ
ツチングを行なった場合にも良好なテーパーエッチが得
られ、しかも第３図（ａｌで示したような実効的に薄い
膜厚の所５はなくなる。さらにレジスト４を除去し、Ａ
ｌ配線３を形成した場合にも、カバレッジ良く配線でき
、第３図（ｂ）に示したようなカバレッジの悪い所６は
できずにすむ。
パターンを切ったレジスト４をマスクにしてウェットエ
ツチングを行なった場合にも良好なテーパーエッチが得
られ、しかも第３図（ａｌで示したような実効的に薄い
膜厚の所５はなくなる。さらにレジスト４を除去し、Ａ
ｌ配線３を形成した場合にも、カバレッジ良く配線でき
、第３図（ｂ）に示したようなカバレッジの悪い所６は
できずにすむ。
なお、上記実施例ではバイアス電圧を連続的に変化させ
、かつ最初にバイアスを上げてからしだいに下げていく
ようにしたが、第１図で示すような形状以外の形状の穴
を形成しようとする場合でも、バイアス電圧を種々に変
えることにより、エツチングレートに差を持たせ、所望
の形状にすることが可能である。
、かつ最初にバイアスを上げてからしだいに下げていく
ようにしたが、第１図で示すような形状以外の形状の穴
を形成しようとする場合でも、バイアス電圧を種々に変
えることにより、エツチングレートに差を持たせ、所望
の形状にすることが可能である。
以上のように、この発明によれば、基板バイアスを膜形
成中にいろいろ変えてバイアススパッタするようにした
ので、良好な制御性を有し、カバレンジの面で無理のな
いスルーホールやコンタクトホールの形状が得られ、し
かもこれを装置的に何ら付加することなく行なうことが
できる効果がある。
成中にいろいろ変えてバイアススパッタするようにした
ので、良好な制御性を有し、カバレンジの面で無理のな
いスルーホールやコンタクトホールの形状が得られ、し
かもこれを装置的に何ら付加することなく行なうことが
できる効果がある。
第１図は本発明の一実施例による半導体装置の製造方法
を示す工程図、第２図は上記実施例方法におけるバイア
ススパッタで形成する膜の基板バイアスとエツチングレ
ートの関係を示す特性図、第３図は従来の眉間膜の形成
方法を示す工程図である。 １・・・基板、２・・・絶縁物等の眉間膜、３・・・Ａ
ｌ配線、４・・・レジスト。 なお図中同−符°号は同−又は相当部分を示す。
を示す工程図、第２図は上記実施例方法におけるバイア
ススパッタで形成する膜の基板バイアスとエツチングレ
ートの関係を示す特性図、第３図は従来の眉間膜の形成
方法を示す工程図である。 １・・・基板、２・・・絶縁物等の眉間膜、３・・・Ａ
ｌ配線、４・・・レジスト。 なお図中同−符°号は同−又は相当部分を示す。
Claims (2)
- （１）バイアススパッタで絶縁膜を形成する際に、基板
バイアスを連続的に変化させて上記絶縁膜を形成するこ
とを特徴とする半導体装置の製造方法。 - （２）高い基板バイアスにて膜形成を開始し、以後徐々
に基板バイアスを下げて膜形成をすることを特徴とする
特許請求の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2907785A JPS61188937A (ja) | 1985-02-15 | 1985-02-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2907785A JPS61188937A (ja) | 1985-02-15 | 1985-02-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61188937A true JPS61188937A (ja) | 1986-08-22 |
Family
ID=12266280
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2907785A Pending JPS61188937A (ja) | 1985-02-15 | 1985-02-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61188937A (ja) |
-
1985
- 1985-02-15 JP JP2907785A patent/JPS61188937A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4560436A (en) | Process for etching tapered polyimide vias | |
| JPH11330245A (ja) | 半導体装置のコンタクト形成方法 | |
| KR890011035A (ko) | 집적회로 제조방법 및 전기접속 형성방법 | |
| JP2741175B2 (ja) | 半導体素子の微細パターン形成方法 | |
| JPS61188937A (ja) | 半導体装置の製造方法 | |
| JPH0483336A (ja) | 半導体装置の製造方法 | |
| JPH0697290A (ja) | 半導体装置の製造方法 | |
| JPH05110099A (ja) | 薄膜トランジスタの製造方法 | |
| JPH09306992A (ja) | 半導体装置およびその製造方法 | |
| JPS61208833A (ja) | 半導体装置の製造方法 | |
| JPH023926A (ja) | 配線の形成方法 | |
| JPS62181447A (ja) | 半導体装置の製造方法 | |
| JPS5877246A (ja) | 多層配線構造の形成方法 | |
| JPS6376457A (ja) | 半導体装置の製造方法 | |
| JPH036814A (ja) | 半導体装置のコンタクトホール形成方法 | |
| JPS6281043A (ja) | 半導体装置の製造方法 | |
| JPS6278855A (ja) | 半導体装置 | |
| JPH01192134A (ja) | 半導体装置の製造方法 | |
| JPH01310537A (ja) | 半導体装置およびその製造方法 | |
| JPS6022342A (ja) | 半導体集積回路装置の製造方法 | |
| JPS63177539A (ja) | 半導体装置及びその製造方法 | |
| JPH06349790A (ja) | 積層膜のパターン形成方法 | |
| JPH0456218A (ja) | コンタクトホールの形成方法 | |
| KR20030002714A (ko) | 반도체 소자의 콘택홀 형성 방법 | |
| JPH03171629A (ja) | 半導体装置の製造方法 |