JPS598039A - 可変幅デ−タ・フイ−ルドを可変幅デ−タ・バスに置くための論理装置 - Google Patents

可変幅デ−タ・フイ−ルドを可変幅デ−タ・バスに置くための論理装置

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JPS598039A
JPS598039A JP58074206A JP7420683A JPS598039A JP S598039 A JPS598039 A JP S598039A JP 58074206 A JP58074206 A JP 58074206A JP 7420683 A JP7420683 A JP 7420683A JP S598039 A JPS598039 A JP S598039A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の分野〕 本発明は計算機システム中の要素間のデータ信号の転送
のための論理回路、待にｉＪ変幅のデータ・フィールド
で可変幅のデータ・バスをアクセスしそのフィールドを
バスに整合させるだめの回路に関する。
〔先行技術の説明〕
フィールド又はブロックの形のデータを、並列チャネル
及びバスを経由して、処理装置、記憶装置、バッファ、
表示端末装置、入出力装置６等の間で転送する事に関し
て、多（の先行技術が存在している。爵にバス・ステア
リング、異なったデータ形式（即ちデータ幅及び並列イ
ンタフェース）に問題があり１．ｔｎ　７の先行技術が
存在するか、それらはいずれも本発明において与えられ
るような「オーバーフロー」の「ラッピング・アラウン
ド」によって可変１唱デーク・バスと可変１唱デーク・
フイールドとの間欠インタフェース−Ｊ−るンステムを
提供していない。
〔発明の（ｑ要〕
本発明の目１」′すは、ｌＪＪ没幅のテーク・バスを並
列にアクセスし、可変ｌ賜のテーク・フィールトラその
バス＋ｒ（ｖ、合させる手段を提供する軍である。
本発明の一昨様によれは可変幅テーク・フィールドの最
初のビットをデータ・バス内の選択さね、たビットと整
合させる手段が与えられる。
また本発明の他の態悸によれはテーク・フィールドの最
初のビットなテーク・バス内の１×択されたビットと整
合させ、もしテ〜り・フィールドの終端部がテーク・バ
スの終端部火越えればオーバーフローしたテーク・フィ
ールド・ビットをデータ・バスにインタフェースする手
段が与えられる。
不発りＪの性徴は、８Ｊ変幅テ〜タ　バスを（１し列ア
クセスするだめの一般ビット操作器構造を提供する事で
ある。但しｃｉ］’３幅Ｎｃのデータ・ノ（ス及び１隔
Ｎ、のデータ・フィールドを川し゛て、上河α構造はデ
ータ・フィールドのビット１とテーク・）ζス内の選択
されたピッ）ｎとか整合されるようＶこテ〜り・バス上
にテーク　フィール）をＷく事ができる。もしテーク　
フィールドＮ、がテーク・ノ（スの終端部を越えれ！・
ま、テーク　フィールドのオルバーフロー・ビットが［
ラップ・アラウンド］され、テーク・バスの位置１で始
まるテーク・ノくスの開妬位置に置かれる。またそれら
のオーバーフロー・ビットに伴なって性別の１阿号が発
生する。
さらに、テーク　フィールドの幅がテーク・ノくスの幅
よりも小さい時にテーク・バスのとのビットが有効なテ
ークを含んで℃・るかを不すために選択信号が作られる
。
構造はテーク・フィールドをテーク・バスに整合させる
だめのモジュロＮｃ組み合ぜリノグ・シフタを含む。ま
た整合ビットｎと終端ビットＮ。
との間のテーク・バス幅からテーク・フィールド幅が（
Ｆｋ１４１される減尊回路を川（・たオーバーフロー信
号発生器が設けられる。負のｌ胱算結果はオーツ＜−フ
ローを示し、その結果の大きさはラップ・アラウンドさ
れたビットに関するテーク・バスのビット１かものビッ
ト位置な峙シ１する。２つのデコーダを含／ｙ選択１ｇ
号元生器が、テーク・バスの有効なテーク・ビット位置
を示すために設けられる。
〔良好な実施例の説明〕
前述のように本発明はり震幅のテーク・バスを並列にア
クセスし、可変幅のテーク　フィールドをこのデータ・
バスに整合させる手段を提供する。
ここで説明する構造は、単純且つ規則的なそれらの仕事
を実行する多数の回路を含み、従ってそれらは大規模集
積回路中のマクロ　ブロックの理想的な候補者である。
ここでｄ箱間する構造は一般ビット操作器と呼はれる。
第１図を参照して、可変幅Ｎｃのテーク・バス２’０を
考察する。但しＮｃはある最小幅Ｎ１かもある最大幅Ｎ
ｍにわたっている（１≦Ｎ１“≦Ｎｃ≦Ｎｍ）。可変幅
Ｎｆ　（１≦Ｎｆ≦Ｎｃ）のテーク・フィールド２１が
、データ・フィールド２１のビット１がテーク・バス２
０のビットｎ（１≦ｎ≦Ｎｃ）に来るように、バス上に
整合して（−４かれなけれはならない。そのような整合
を与えると、もしもＮ（＞　Ｎｃｎ　＋　１であれは、
第２図に示すようにデータ・フィールド２１の５ちＮｆ
−（Ｎｃ−ｎ＋１）ビットがテーク・バス２０のビット
Ｎｃを越え、オーバーフローを起こすであろう。
これらのオーバーフロー・ビット２２け図示するように
ラップ・アラウンドされ、テーク・バスの位置１〜Ｎｆ
　（Ｎｃ　ｎ＋１）に置かれる。さらに後述するように
これらのオーバーフロー　ビットに伴なって材料のオー
バーフロー信号が発生される。従って必要であればそれ
らのビットは後に特別の処理を行なう事ができる。最俵
にテークバスのどのビットが有効なテークを含んでいる
かを示すために選択信号が発生されなげればならない。
これらの信号はＮｆ＜Ｎｏの時に車装である。
データ・フィールドの最初のビットかテーク・バス内の
任意の選択されたビットと整合されるように可変幅テー
ク・フィールドが可変幅テーク・バスに整合され、デー
タ・フィールドのオーバーフロー・ビットが構出されラ
ップ・アラウンドされデータ・バスの最初の位置から始
まるように置かれるような本発明の特徴を特別の応用例
を用いて説明する。一般ビット操作器は、商運、篩機能
のテキスト及びグラフィックを提供するビット・バッフ
ァ方式表示装置に特に適しており、本発明はそのような
応用例について説明する。
ビット・バッファ方式表示装置において、表示される情
報はビット・バッファ・ランダム・アクセス・メモリ中
に保持され、スクリーン上の各画素はメモリ中の１ビツ
トによって表現される。スクリーン上の画素の数は装置
毎に変化するが、各チップはそれ自体変化しない。しか
しなからメモリ・チップの１園数はスクリーン−トの走
食線当りの画素数に比例して変化させる事ができる。
グラフィック・データは一時に１ビツトずつメモリに入
力される。その構成及び典型的な速度は、それが約１／
３秒間にスクリーン′？：完全に畳ぎ侠える車かできる
ようなものである。多くのテキスト処理の応用の場合、
一時に１ビツトの周込な行な５事は、過度のフリッカが
生じるので好ましくない。これかもｉ発明しようとする
／ステムは（ｌプｒ定のメモリ・バンクに関して）チッ
プ当り１ビツトの畳込みを°行ない、通常バンク当り８
〜１−６チツプを有する。従って各々８〜１６ビツトを
１込む事ができる。Ｎｃ個のチップを用いたシステムの
場合、１〜Ｎｃの任意の数のビットを並列に書込む事が
できる。これは異なった文字セットに関してＸ方向がＮ
ｃ画素までの任意の寸法のフォントを収容する事火可能
にする。文字はスクリーン上の任意のＸＹ位置から開始
でき、メモリ・チップ・ハードウェアによって多くの位
１璽イ」け、ラッピング及び渭加が竹なわれる。
表示装置最内のメモリ及びビット操作器の全体［」ワ構
成が第６図に示されている。各メモリ　バンクはＮｃチ
ップの深さ？有する。但しＮｃ＜Ｎｍである。メモリ・
バンクは表示面のある属１１−に関して画素当り１ビツ
トを記憶する。白黒の場合、バンクは「オン」又は「オ
フ」の情報を記憶する。
システムはＮｍチップの最大バンク深さに関して構成さ
れて（・る。但しＮｍは典型的には１６である（６２等
の他の値もｏＪ′能である）。バンクは、最大限、シス
テムにｄｌ−された最大寸法のスフＩＪ　−ン上に存在
する画素と同数のビットを営む事ができる。より少数の
チップ即ちＮｃ＜Ｎｍのチップは走ｆ＃当りの画素数が
より小さな場合に容易に適合される。
この構成において、チップろＯにデータを１込むために
各チップ３０に１本のデータ線６２が接続されている。
読み出しには別の信号線が使われる。表示スクリーン（
図示せず）のＸ走査線は連続したビットとして記憶され
ている。それらは次のようにして走査のために読み出さ
れる。より単純な実施例では谷ワードは４つのセグメン
トから成り、その各々は６４ビツトのせさである。次ボ
スクリーンをリフレッシュするために、６４ビツトがＮ
ｃ１固のチップ゛３０の谷々の上にある２つのシフトレ
ジスタのいずれか１つに読み出される。
これらのＮｃ個のレジスタはさらにマスク表示スクリー
ン・リフレッシュ・レジスタに接続される。
文字をビット・マツプに書込むために、開始点座標Ｘ。
、Ｙｏ、Ｘ方向のフォントの長さＮｆ及びその線に関す
る文字データが与えられる。この場合フォント文字フィ
ールド全体が、１ｉｌ＋の情報を重ね合せる事なく書込
まれなければ７ｊもない。即ちＮ１個のチップがＲＯＭ
キャラクタ・ジェネレータから直接書込まれなけれはな
らない。Ｎｆはバンク中のチップの数Ｎ。という最大値
を取り得る。従ってチップ当り１ビツトよりも多くのビ
ットが書込まれない事が保証される。さらにフォント・
フィールド外の領域は不変である。即ち第１図のチップ
１〜（ｎ−１）　　及びチップ（ｎ−１＋Ｎｆ　）〜Ｎ
ｃ　　は変化しない。Ｎｆ＜　Ｎｃ　　且つＮ＜Ｎｍで
あり文字がヘリをラップ　アラウンドする一般的な場合
、実行されなければならな（・６つの基本的な動作が存
在する。
１　データ榮合：　−ｆのフォントに関してＲＯＭキャ
ラクタ・ジェネレータから暁み出されたＸ方向のデータ
が適当なチップ開始位置に整合されなけれはならない。
２、　ビット・アドレス増加：　文字が「バンク深さ」
のへりをラップ・アラウンドした、即ちチップＮ　を越
えた時、＜１ｔ−ｆｌ’７Ｌするチップのビット・アド
レス火１だけ雫加させる必要がある。
６　チップ選択：　ｎから妬まってＮ、個だけのチップ
かりζ択されなけれはならない。
システムはモジュロＮｍｆ設割されているが現在はモジ
ュロＮ。で動作されて（・る事に注意しなけれはならな
い。最初にユーザーはＸ。Ｙｏの１１１を、Ｏからフル
・システムに関する１０２ろという最大値までのいずれ
かの埴に％’７する。Ｎｃか１６以下の場合、Ｘｏの新
しい匍毎に１つの割り算を実行する必要かある。この割
り算はマイクロプロセッサによって行７ｒわれ、法式に
従ってｎを決χｔするために１史われる。
Ｘｏ＝Ｎｃ−Ｑ＋Ｒ 但しＱは商、Ｒは剰余である。Ｑ−１−１がチップ上の
ビット・アドレスであり、ＲｉｄＮｃ個のチップのどれ
がアドレスされオーバーフロー信号を受は取るかを決ボ
するために使われるｎの値である。
適当なチップ−の上へのビットの全ての残るモジュロＮ
ｃ分割は単純なハードウェアを用いて行Ｙｇ５れる。
後に論理機能を具体化するために、Ｘｏは走査線上の画
素の２進数アドレス０−１０２６であると仮定する。但
し２進数アドレスＤは第１の画素を意味する。しかしな
がらＮｆ、　Ｎｃ及びＮｍＯ値は２進数で符号化された
実際のフォント当りの画素数、又はチップの数である。
並列文字データ挿入に関する上記の６つの機能は、ソフ
トウェアで実行する事ができる。しかしながら、専用の
オン・チップのハードウェアを用いれは速度及び性能の
かなりの改善が得られる。
このハードウェアは大きな割合の時間、用℃・もれるの
で、それをチップ上に含ませる事か合理的である。第３
２図に示すようにアドレスはアドレス発生装置ろ８によ
って、又オーバーフロー信号及び選択イ百号は制御信号
発生装置３９によって形成される。
テーク整合 これは第４１図〜第４．５図及び第５図に詳細に示すよ
うに一モジュロＮｃ組み合せリング・シフタ６４を用い
て行なう事ができる。図面には最大データ幅Ｎｍ−８及
び最小データ幅４のそのようなシフタが示されている。
即ちＮｃｒよ４〜Ｂの範囲にわたる鳩ができる。Ｎｃの
任意の与えられた値に関してシフトの数はＮ。−１以下
である。そのようなシフタは最小（ｌｉ　ＮｆからＮｍ
に全るまでの任意のＮ。の値を（即ち任意の数のチップ
乞）取り扱えるように設計できる。表示装嫉で用いられ
る来除のチップの数Ｎ。は、図示するよう、に例えはレ
ジスタ４０に保持される。テーク・レジスタ４２に保持
されているビットは一連のＡＮＤケートを経て、テーダ
整合レジスタ４４のＦ９ｒ定の位置に格納される。Ａ　
Ｎ　Ｉ）ゲートへの人力Ｓ□　−Ｓ７は１　ｏｕｔ−ｏ
ｆ　ｍ、　　Ｍ４〜ＭＢＰｊ　１　ｏｕｔ−ｏｆ　Ｎｃ
でである。ＭＳ−８等は第５図に示すように、Ｍ４〜Ｍ
８の適当な論理和である。
第４１図〜第４５図及び第５図１ｌ−ｉ谷々ビット１．
２及び５のための論理回路を示しているだけであるが、
残りの回路は容易に類推できる。他の構造を用いれはチ
ップの最大数Ｎｍ及び最小数従ってＮｏの範囲は別の値
に定まるであろう。興味のある多くの構造即ち最大１６
チツフーの場合、リング・シフタは数百乃至数千ケート
の範囲にある事かわかるが、これは妥当なものである。
Ｎｍ−３２チツプの場合、必要なケート数、約６５００
は過大であり、性別な設計を必要とするであろ５゜テー
ク・シフタろ４はテーク・ジェネレータろ６のチップ上
に配置される。その出力の各ビットｉ１″１第３図に示
すようにメモリ・バンク中の１つのチップにテークを供
給する。任意の与えられたＹの値（スクリーン走査線数
）に関して、−Ｘ方向の文字テークのＮ、ビットがその
フォントに関するＲＯＭから読取られる。それらのビッ
トはテーク・レジスタ４２のピット鼠貢１で妬マるもの
と仮定される。それらはビット位置ｎでスタートするた
めに正確な量をリング・シフトされ、Ｎ　の任意の与え
られた数に関して端部の必要なラッピング・アラウンド
が目動的にイー１なわれる。
この＋＜’＆　ｔ４ｒは、ラップ即ちオーバーフロー歪
性が現実に存在するか否かを検出しなけれはならない。
もしそれが存在すれば、Ｎｃｆ；！：：Ｉし名える全て
のチップ上の全てのラップされたピッ１１そのビット・
アドレスを１だけ増加させなければならない。この模ｈ
ピのけ初の部分、即ちラップ条件が必要か否か及びどの
チップが増分されるべきか火判定する事は、第６図の「
未満」デコーダ回路６４（第６゜２図のデコーダＤＩ）
によって行なわれる。一方実際のビット・アドレスの増
分は谷メモリ・チップ上で行なわれる。開始位置２進数
アドレスｎ１Ｘ方向のフォント長Ｎｆ及びバンク当りの
チップ数Ｎｃを与えた時、ｄ４６．２図の回路は非常に
単純なアルゴリズムを用いてアドレス及びオーバーフロ
ー信号、選択１百号！形成する。最初に制御１ｇ号元生
装置６９の演算回路６１は減：ｇ　Ａ、　＝　Ｎｃ−（
ｎ　＋　Ｎｆ）を実行しなければならない。２の＠数表
示において、上式は３つのａＩｌｒｉの加昇である。
最大１６チツグ火収容するように設計されたシステム１
１］ちＮｍ＝１６の場合、第６図に示すようにＡ、　　
はレジスタ６２に記１．緯された５ビツトの搭父であっ
て、最上位ビットは２０袖数表示においてＡ１の符号で
ある。もしＡ、が正（符号−〇）であれは、ｎ＋Ｎｆは
Ｎｃよりも小さいか又（はそれに等　　　　−しく、ラ
ッピングは生じない。符号ビットは、ＡＩの２進領のそ
れ以上のデコードを阻止するだめの制御ビットとして作
用する。もしＡ、か負（符号−１）であれば、ラッピン
グか生じ、Ａ１の２進値は増分されなければならないチ
ップの数１〜Ａ１（又は０−ＡＩ−１の２進数アドレス
）を符駕する。符号−１ビツトは第６図のデコーダ６４
をエネーブルし、デコーダはデコーダ・レジスタ６０に
おいて２進ｉ［０−Ａ、−１を有する全てのレジスタ位
置に１を置き、２運数Ａ１〜１５の他の全ての位置にＯ
を置く。もしＮｃ＜Ｎｍであれは、レジスタには１６ビ
ツトが存在するであろうが、位置Ｎｃ＋１〜Ｎｍはとの
チップ゛にも接続されない。
第６図のデコーダ回路６４は後に他の機能において用い
られる。従ってそれには未満レコーダという名称が与え
られている。とい５のはそれは２進数入カアドレスＡ１
　よりも小さな全てのアドレスにおいて出力を発生する
デコーダだからである（通常のデコーダはＡＩに１男し
てのみ１つの出力を発生する）。
第６図に描かれた１ｉＩｉｉｉ埋回路は第３２図の制御
信号発生装置３９上にある。デコーダ・レジスタ６０は
どのチップが増分されるべきかヲ将定するだけである。
ビット・アドレスの実際の増分は谷メモリ・チップ上に
おいて単純な半加峰器／キャリー伝壷回路によって行な
われる。全てのチップは高・７１ビツトの増分しか必要
としないので谷メモリ・チップ上に１つだけのそのよう
な回路しか必要でない。回路は全チップに関して同一で
ある。
後にチッグフ塞択機能で用いられる別の２つの関連した
デコーダが存在する。１つは第７図の［以下」デコーダ
７０であり、これは第６１スのデコーダにおいてちょう
ど全ての人力が出力位置上で１ビツト位置だけ下に接続
されたものである。任意の与えられた２進数アドレスＡ
１に関して、Ａ１に等しいか又はそれよりも小さな全て
の位置に関して出力ビツト位置は１を有し、他の全ての
位置は０になる。第２の関連するデコーダは第８図の［
以上］デコーダ８０である。このデコーダは入力アドレ
スに等しいか又はそれよりも太キナ全てのビット位置に
１を置く。このデコーダは単に第６図の未満デコーダの
出力を反転するか、又はその代りに第８図に示すように
各位−への全人力関数なｌ１＝１補化する、即ち全ＯＲ
ケ−トをＯＲケートに、全ＯＲケートをＡＮＤケ−１・
に俊え補数入力を用いる事によって得る事ができる。
第４図のデータ挙合レジスタ４４はバンク中のあらゆる
チップ位１６に関して１又はＯ乞當む。もし全レジスタ
かメモリに書込まれるべきであれは、幅Ｎｃの♀フィー
ルドが書込まれる。Ｎｆの外側の・唄域は乱されるべき
でないので、チップ選択信号がｎで始まるＮ１個のチッ
プに関してのみターン・オンされなげればならない。２
っの−１１反的な場合、即ち［非ラツプ１の場合と「ラ
ッグ」の場合とが存在する。これら２つの」場合は別１
固のチップ１塞択１ぎ好条件を必要とする。「非ラツプ
」の場合は、仄のように第６図の回路に類似の２つのデ
コーダの組み合せによって実現できる。第９図を参照す
ると、最初にチップ位置１〜ｎ　＋　Ｎ（（２進数アド
レス０”ｎ　＋　Ｎｆｌ　）から「１」　ビットのスト
リングを作る。これは第３２図の制御信号発生−４置３
９の未満デコーダＤ６を用いて行なわれる。次にアドレ
ス０〜ｎ７１からｒＤＪのストリングを作るために、以
上デコーダＤ２（第８図）が用いられる。これら２つの
テコ−ダハ、「非ラツプ」の場合のためのチップ選択機
能を与えるために論理積が取られる。
ラッピングが存在する場合は、非ラッピングの場合の上
記のチップ選択信号と以ＲｉＪに形成されたオーバーフ
ロー信号（ビット・アドレス増分信号）との論理和を取
る事によって容易に選択信号が求められる。この場合は
第１０図に示されている。
第１１図にオーバーフロー信号及び選択信号を求める回
路をやや詳細に示した。
オーバーフロー信号及びチップ選択信号の両者の発生は
、第６２図において６つのデコーダＤ１〜Ｄ乙によって
行なわれる。３つのデコーダは同じ基本ユニット即ち第
６図の回路から形成されるので、これは付加的な応用を
有する便利なマクロとして役立つ。そのよう々デコーダ
の回路量は単純な１ｏｕｔ−ｏｆＮデコーダの約１倍半
である。この応用に関して、これらのデコーダはかなり
小さく、各々６２〜６４論理ゲ一ト程度である。未満デ
コーダはｎ　十Ｎ　ｆをテコードしなければならない。
これは５ビツトであり得るが１６本の出力しか有きない
。ｎ　＋Ｎｒが１６よりも大きい時全てのビットをター
ン・オンさせるために、付加的な入力が必要であるが、
これは容易に与えられる。
ある場合において、白黒の文字を重ね書きし、背景全体
を変化させないで残す事が望ましいかもしれブよい。ｌ
］Ｉ１１常これは、ある処理裏頁により生成されたマス
キング中カイ乍を必要とする。しかし７．（がらそのよ
う７．ｃ虫ね曹ぎｄｌ、ここで提案した装置を用いて非
常に単純な方法で行７’ｘ　′１Ｍかできる。
ＲＯＭからの文字データは、データ整合の後、同様にチ
ップ選択信号になり、従って゛実際の文字画素のみが変
化し、何のマスキング動作も不安である。必要なものは
、データ入力線−からチッグ選択緋へ又は謔択により各
メモリ・チップへのテータ経路火与えるセレクタ・スイ
ッチだけである。バンク選択、カラー画像の書込等の他
の・峻能は付加的な技術を必要とする。
この方式はＸ方向の比例的文字量間隔を非常に容易に提
供し得る。それは単に谷文字のためのＮｆの新しい値を
与える事が必要１にだけである。これは多くの方式で行
なう事ができる。１つの単純な方法はＲＯＭキャラクタ
・ジェネレータ中の各文字毎に４」加重な２又は６ビツ
トを記憶する事である。これは４〜Ｂの異なった値のＮ
ｆを可曲にする。システムは各文字毎のチップ選択及び
ビット・シフトを自動的に提供する。任意の７ステムに
おいて、ｎの値は各文字毎にそれｖｃＮ（の値を付加す
る事によって更新される。文字間の間隔及びフォント内
の文字の配置は、このように共Ｖこ自然な方式で含まれ
る。
また、チップの数Ｎｃとは異なるフォント　サイズにも
容易に適合できる事は明らかである。例えばＸ方向のフ
ォント長かある時定のシステムの場合、チップの叙の正
確に２倍でル）るとする。この７ステムは依然として作
動するが、文字の書込に１サイクルではなく２サイクル
を必要とする。
第１のサイクルはフォントの半分を１込み、第２のサイ
クルは他半分を凋込む。Ｎｃの非整数倍を含む任意の他
のフォントも同様に処理できる。
【図面の簡単な説明】
第１図はビット位置ｎか町震幅テータ　フィールドの最
初のビット位置に整合され且つオーバーフロー　・ビッ
トの存在しな（・場合の可変幅データ・バスのｈ９明図
、 第２図はオーバーフロー・ビットが存在する場合の説明
図、 Ｉも６図はｇ６１図及び第６．２図の関係の説明図、第
５１図及び第６２図は本発明の一般ビット操作器を含、
む表示システムのブロック図、第４図は第４１図乃中第
４５図及び第５図の関係の説明図、 第４１図乃至第４５図及び第５図は本発明の良好な実施
例における可変幅テーク・バス欠可変幅データ・フィー
ルドに聚会するために１史われるモジュロＮ　組み合せ
リング・シックの図、第６図は本発明の実施例にお（・
て使用される１未満」デコーダの図、 第７図は本発明の実施例において便用される１以下」デ
コーダの図、 第８図は本発明の実施例において便用される１以上」デ
コーダの図、 第９図はオーバーフロー・ビットの存在しない場合につ
いて選択信号の発生を説明する図、ｍ１０図Ｕオーバー
フロー・ビットの存在する場合について選択信号の発生
を説明する図、第１１図はオーバーフロー信号及び選択
１百号の発生を説明する図である。 ２０・・・・テーク・バス、２１・・・・テーク　フィ
ールド。 出　願人　インターナβナル・ビジネス・マシーンズ・
コーポレー／ヨン代理人　弁理士　　岡　　　１）　　
次　　　生（外１名） アメリカ合衆国ニューヨーク州 シュラブ・オーク・ミドウ・レ ーン３７１５番地

Claims (1)

  1. 【特許請求の範囲】 データ処理システム中のユニット間において可変幅フィ
    ールドの形でデータを＼１（列伝送するための可変幅デ
    ータ・バスを含むデータ処理システムにおいて、上記可
    変幅データ・フィールドを上記可変幅データ・バスに置
    くための論理装置であって、 ビット数Ｎ、＆有する上記可変幅データ・フィールドの
    所定の１つの最初のビットを、Ｎｃか壷俊のビット位置
    であるｌｊＱ　Ｎ　　の上記データ・バスの選択された
    ビット位１白（ｎＫ％合させる手段と、上記ビット数Ｎ
    ｆか、−ヒ配選択されたビット位置。ｎと最懐のビット
    位＋＜　Ｎ　　との間のビット位置の数よりも太ぎいか
    否かを判ボする手段とを備える上記論理装置。
JP58074206A 1982-06-30 1983-04-28 可変幅デ−タ・フイ−ルドを可変幅デ−タ・バスに置くための論理装置 Granted JPS598039A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60264094A (ja) * 1984-06-12 1985-12-27 アルプス電気株式会社 エレクトロルミネツセンス素子
JPS61232595A (ja) * 1985-04-08 1986-10-16 株式会社日本自動車部品総合研究所 薄膜エレクトロルミネセンス素子の封止方法
JPS6251191A (ja) * 1985-08-28 1987-03-05 日本精機株式会社 薄膜ｅｌパネル
JPH03121700U (ja) * 1990-02-21 1991-12-12
JP2001331441A (ja) * 2000-05-22 2001-11-30 Cradle Technologies １以上の仮想ポートを規定する構成回路および集積回路

Families Citing this family (64)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0383367B1 (en) 1983-12-26 1999-03-17 Hitachi, Ltd. Graphic pattern processing apparatus and method
JPS61139866A (ja) * 1984-12-11 1986-06-27 Toshiba Corp マイクロプロセツサ
US4745407A (en) * 1985-10-30 1988-05-17 Sun Microsystems, Inc. Memory organization apparatus and method
JPS62169205A (ja) * 1986-01-22 1987-07-25 Hitachi Ltd プログラマブルコントロ−ラ
CA1265254A (en) * 1986-02-24 1990-01-30 Thomas Ralph Woodward Programmably controlled shifting mechanism in a programmable unit having variable data path widths
US4882687A (en) * 1986-03-31 1989-11-21 Schlumberger Technology Corporation Pixel processor
US4912658A (en) * 1986-04-18 1990-03-27 Advanced Micro Devices, Inc. Method and apparatus for addressing video RAMS and refreshing a video monitor with a variable resolution
JPH0772886B2 (ja) * 1986-08-01 1995-08-02 インターナショナル・ビジネス・マシーンズ・コーポレーション データ処理システム
JPH0416733Y2 (ja) * 1986-09-16 1992-04-15
US4823286A (en) * 1987-02-12 1989-04-18 International Business Machines Corporation Pixel data path for high performance raster displays with all-point-addressable frame buffers
US5029111A (en) * 1987-04-29 1991-07-02 Prime Computer, Inc. Shared bit-plane display system
JPH054419Y2 (ja) * 1987-08-04 1993-02-03
US4903240A (en) * 1988-02-16 1990-02-20 Tektronix, Inc. Readout circuit and method for multiphase memory array
JPH0786853B2 (ja) * 1988-02-29 1995-09-20 株式会社ピーエフユー バス転送制御方式
US5109332A (en) * 1988-09-09 1992-04-28 Compaq Computer Corporation System for controlling the transferring of different widths of data using two different sets of address control and state information signals
US5165037A (en) * 1988-09-09 1992-11-17 Compaq Computer Corporation System for controlling the transferring of different widths of data using two different sets of address control signals
US5201043A (en) * 1989-04-05 1993-04-06 Intel Corporation System using both a supervisor level control bit and a user level control bit to enable/disable memory reference alignment checking
US5163145A (en) * 1989-04-25 1992-11-10 Dell Usa L.P. Circuit for determining between a first or second type CPU at reset by examining upper M bits of initial memory reference
US5119498A (en) * 1989-06-12 1992-06-02 International Business Machines Corporation Feature board with automatic adjustment to one of two bus widths based on sensing power level at one connection contact
JP2504206B2 (ja) * 1989-07-27 1996-06-05 三菱電機株式会社 バスコントロ―ラ
US5113516A (en) * 1989-07-31 1992-05-12 North American Philips Corporation Data repacker having controlled feedback shifters and registers for changing data format
JPH0395629A (ja) * 1989-09-08 1991-04-22 Fujitsu Ltd データ処理装置
EP0860780A3 (en) * 1990-03-02 1999-06-30 Fujitsu Limited Bus control system in a multi-processor system
IL96808A (en) * 1990-04-18 1996-03-31 Rambus Inc Introductory / Origin Circuit Agreed Using High-Performance Brokerage
US6751696B2 (en) * 1990-04-18 2004-06-15 Rambus Inc. Memory device having a programmable register
US5319395A (en) * 1990-05-16 1994-06-07 International Business Machines Corporation Pixel depth converter for a computer video display
KR0181471B1 (ko) * 1990-07-27 1999-05-15 윌리암 피.브레이든 컴퓨터 데이타 경로배정 시스템
US5388227A (en) * 1990-08-14 1995-02-07 Nexgen Microsystems Transparent data bus sizing
GB9018991D0 (en) * 1990-08-31 1990-10-17 Ncr Co Work station with timing independant interface units
GB9019022D0 (en) * 1990-08-31 1990-10-17 Ncr Co Work station or similar data processing system including interfacing means to microchannel means
JPH07504773A (ja) * 1992-03-18 1995-05-25 セイコーエプソン株式会社 マルチ幅のメモリ・サブシステムをサポートするためのシステム並びに方法
US5721954A (en) * 1992-04-13 1998-02-24 At&T Global Information Solutions Company Intelligent SCSI-2/DMA processor
US5412782A (en) 1992-07-02 1995-05-02 3Com Corporation Programmed I/O ethernet adapter with early interrupts for accelerating data transfer
US5581778A (en) * 1992-08-05 1996-12-03 David Sarnoff Researach Center Advanced massively parallel computer using a field of the instruction to selectively enable the profiling counter to increase its value in response to the system clock
US5517627A (en) * 1992-09-18 1996-05-14 3Com Corporation Read and write data aligner and method
US5504875A (en) * 1993-03-17 1996-04-02 Intel Corporation Nonvolatile memory with a programmable output of selectable width and a method for controlling the nonvolatile memory to switch between different output widths
US5550972A (en) * 1993-06-30 1996-08-27 Microsoft Corporation Method and apparatus for efficient transfer of data to memory
US5515507A (en) * 1993-12-23 1996-05-07 Unisys Corporation Multiple width data bus for a microsequencer bus controller system
US5590378A (en) * 1994-04-25 1996-12-31 Compaq Computer Corporation Apparatus for aligning and padding data on transfers between devices of different data widths and organizations
KR0172310B1 (ko) * 1995-12-29 1999-03-30 김주용 교착 상태 방지를 위한 버스 유닛
US6513091B1 (en) 1999-11-12 2003-01-28 International Business Machines Corporation Data routing using status-response signals
US6526469B1 (en) 1999-11-12 2003-02-25 International Business Machines Corporation Bus architecture employing varying width uni-directional command bus
US6557069B1 (en) 1999-11-12 2003-04-29 International Business Machines Corporation Processor-memory bus architecture for supporting multiple processors
US6643752B1 (en) * 1999-12-09 2003-11-04 Rambus Inc. Transceiver with latency alignment circuitry
US7363422B2 (en) * 2000-01-05 2008-04-22 Rambus Inc. Configurable width buffered module
US7404032B2 (en) * 2000-01-05 2008-07-22 Rambus Inc. Configurable width buffered module having switch elements
US7266634B2 (en) * 2000-01-05 2007-09-04 Rambus Inc. Configurable width buffered module having flyby elements
US7010642B2 (en) * 2000-01-05 2006-03-07 Rambus Inc. System featuring a controller device and a memory module that includes an integrated circuit buffer device and a plurality of integrated circuit memory devices
US6502161B1 (en) * 2000-01-05 2002-12-31 Rambus Inc. Memory system including a point-to-point linked memory subsystem
US7356639B2 (en) 2000-01-05 2008-04-08 Rambus Inc. Configurable width buffered module having a bypass circuit
US6725316B1 (en) * 2000-08-18 2004-04-20 Micron Technology, Inc. Method and apparatus for combining architectures with logic option
ATE390755T1 (de) * 2000-10-10 2008-04-15 California Inst Of Techn Schalt-leistungsverstärker der e/f-klasse
US20030100340A1 (en) * 2001-03-16 2003-05-29 Cupps Bryan T. Novel personal electronics device with thermal management
US7184003B2 (en) * 2001-03-16 2007-02-27 Dualcor Technologies, Inc. Personal electronics device with display switching
US20030086503A1 (en) * 2001-11-08 2003-05-08 Koninklijke Philips Electronics N.V. Apparatus and method for passing large bitwidth data over a low bitwidth datapath
US20050174268A1 (en) * 2002-05-24 2005-08-11 Rafael Peset Llopis Packing and unpacking for variable number of bits
US7362864B2 (en) * 2003-09-11 2008-04-22 Xilinx, Inc. Framing of transmit encoded data and linear feedback shifting
WO2005048115A2 (en) * 2003-11-13 2005-05-26 Koninklijke Philips Electronics N.V. Electronic data processing circuit that transmits packed words via a bus
US7136987B2 (en) * 2004-03-30 2006-11-14 Intel Corporation Memory configuration apparatus, systems, and methods
US7844767B2 (en) * 2004-05-21 2010-11-30 Intel Corporation Method for identifying bad lanes and exchanging width capabilities of two CSI agents connected across a link
US7464225B2 (en) * 2005-09-26 2008-12-09 Rambus Inc. Memory module including a plurality of integrated circuit memory devices and a plurality of buffer devices in a matrix topology
US11328764B2 (en) 2005-09-26 2022-05-10 Rambus Inc. Memory system topologies including a memory die stack
US7562271B2 (en) 2005-09-26 2009-07-14 Rambus Inc. Memory system topologies including a buffer device and an integrated circuit memory device
WO2014088802A1 (en) * 2012-12-06 2014-06-12 Rambus Inc. Local internal discovery and configuration of individually selected and jointly selected devices

Family Cites Families (36)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3500466A (en) * 1967-09-11 1970-03-10 Honeywell Inc Communication multiplexing apparatus
US3571803A (en) * 1968-06-04 1971-03-23 Bell Telephone Labor Inc Arithmetic unit for data processing systems
BE758811A (fr) * 1969-11-28 1971-04-16 Burroughs Corp Systeme de traitement d'information ayant un emmagasinage sans structure pour traitements emboites
US3665409A (en) * 1970-06-18 1972-05-23 Sanders Associates Inc Signal translator
US3781812A (en) * 1971-06-28 1973-12-25 Burroughs Corp Addressing system responsive to a transfer vector for accessing a memory
US3739352A (en) * 1971-06-28 1973-06-12 Burroughs Corp Variable word width processor control
US3949375A (en) * 1973-02-14 1976-04-06 Dma Data Industries, Inc. Computer automated information system
US4109310A (en) * 1973-08-06 1978-08-22 Xerox Corporation Variable field length addressing system having data byte interchange
FR2253415A5 (ja) * 1973-12-04 1975-06-27 Cii
US3969704A (en) * 1974-07-19 1976-07-13 Nanodata Corporation Word transformation apparatus for digital information processing
US4004283A (en) * 1974-10-30 1977-01-18 Motorola, Inc. Multiple interrupt microprocessor system
US4034346A (en) * 1975-10-15 1977-07-05 Compagnie Honeywell Bull (Societe Anonyme) Interface for establishing communications between a data-processing unit and a plurality of stations
US4075691A (en) * 1975-11-06 1978-02-21 Bunker Ramo Corporation Communication control unit
FR2333299A1 (fr) * 1975-11-27 1977-06-24 Honeywell Bull Soc Ind Perfectionnement a une interface de liaison d'une unite de traitement de donnees a un poste de travail
FR2337376A1 (fr) * 1975-12-31 1977-07-29 Honeywell Bull Soc Ind Appareil permettant le transfert de blocs de donnees de longueur variable entre deux interfaces de largeur differente
US4070710A (en) * 1976-01-19 1978-01-24 Nugraphics, Inc. Raster scan display apparatus for dynamically viewing image elements stored in a random access memory array
US4021655A (en) * 1976-03-30 1977-05-03 International Business Machines Corporation Oversized data detection hardware for data processors which store data at variable length destinations
US4057846A (en) * 1976-06-07 1977-11-08 International Business Machines Corporation Bus steering structure for low cost pipelined processor system
US4079452A (en) * 1976-06-15 1978-03-14 Bunker Ramo Corporation Programmable controller with modular firmware for communication control
US4133030A (en) * 1977-01-19 1979-01-02 Honeywell Information Systems Inc. Control system providing for the transfer of data in a communications processing system employing channel dedicated control blocks
US4174536A (en) * 1977-01-21 1979-11-13 Massachusetts Institute Of Technology Digital communications controller with firmware control
JPS53114617A (en) * 1977-03-17 1978-10-06 Toshiba Corp Memory unit for picture processing
US4126897A (en) * 1977-07-05 1978-11-21 International Business Machines Corporation Request forwarding system
US4159534A (en) * 1977-08-04 1979-06-26 Honeywell Information Systems Inc. Firmware/hardware system for testing interface logic of a data processing system
US4128883A (en) * 1977-09-30 1978-12-05 Ncr Corporation Shared busy means in a common bus environment
US4135242A (en) * 1977-11-07 1979-01-16 Ncr Corporation Method and processor having bit-addressable scratch pad memory
US4219874A (en) * 1978-03-17 1980-08-26 Gusev Valery Data processing device for variable length multibyte data fields
US4205373A (en) * 1978-05-22 1980-05-27 Ncr Corporation System and method for accessing memory connected to different bus and requesting subsystem
US4224676A (en) * 1978-06-30 1980-09-23 Texas Instruments Incorporated Arithmetic logic unit bit-slice with internal distributed iterative control
US4258419A (en) * 1978-12-29 1981-03-24 Bell Telephone Laboratories, Incorporated Data processing apparatus providing variable operand width operation
US4467443A (en) * 1979-07-30 1984-08-21 Burroughs Corporation Bit addressable variable length memory system
US4309754A (en) * 1979-07-30 1982-01-05 International Business Machines Corp. Data interface mechanism for interfacing bit-parallel data buses of different bit width
US4287563A (en) * 1979-11-13 1981-09-01 Motorola, Inc. Versatile microprocessor bus interface
EP0032136B1 (en) * 1980-01-08 1990-10-10 Honeywell Bull Inc. Memory system
US4346377A (en) * 1980-05-30 1982-08-24 Eltra Corporation Method and apparatus for encoding and generating characters in a display
US4435792A (en) * 1982-06-30 1984-03-06 Sun Microsystems, Inc. Raster memory manipulation apparatus

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60264094A (ja) * 1984-06-12 1985-12-27 アルプス電気株式会社 エレクトロルミネツセンス素子
JPH0119756B2 (ja) * 1984-06-12 1989-04-12 Alps Electric Co Ltd
JPS61232595A (ja) * 1985-04-08 1986-10-16 株式会社日本自動車部品総合研究所 薄膜エレクトロルミネセンス素子の封止方法
JPH0458157B2 (ja) * 1985-04-08 1992-09-16 Nippon Jidosha Buhin Sogo Kenkyusho Kk
JPS6251191A (ja) * 1985-08-28 1987-03-05 日本精機株式会社 薄膜ｅｌパネル
JPH03121700U (ja) * 1990-02-21 1991-12-12
JP2001331441A (ja) * 2000-05-22 2001-11-30 Cradle Technologies １以上の仮想ポートを規定する構成回路および集積回路

Also Published As

Publication number Publication date
EP0097834A3 (en) 1987-02-25
EP0097834A2 (en) 1984-01-11
US4667305A (en) 1987-05-19
EP0097834B1 (en) 1989-09-13
JPS616425B2 (ja) 1986-02-26
DE3380572D1 (en) 1989-10-19

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