JPS5967653A - 多層配線とその製造方法 - Google Patents
多層配線とその製造方法Info
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- JPS5967653A JPS5967653A JP17768682A JP17768682A JPS5967653A JP S5967653 A JPS5967653 A JP S5967653A JP 17768682 A JP17768682 A JP 17768682A JP 17768682 A JP17768682 A JP 17768682A JP S5967653 A JPS5967653 A JP S5967653A
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- Japan
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- wiring
- hole
- insulating film
- layer
- forming
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、多層配線の改良および多層配線の製造方法の
改良に関するものである。
改良に関するものである。
従来、多層配線構造を有する半導体装置の下部配線と上
部配線とを結ぶスルーホール（ＴｈｒｏｕｇｈＨｏｌｅ
）、または、前記半導体装置の基板に形成された拡散層
と該拡散層に接続される上部配線とを結ぶコンタクトホ
ーｆｉｖ（Ｃｏｎｔａｃｔ Ｈｏ１ｅ）等は、前記配線
間に形成された絶縁膜をエツチングすることによって形
成されていた。また一般にエツチング方法としては、等
方性のウェブ）（Ｗｅｔ）エツチングとドライ（Ｄｒｙ
）エツチングがある。
部配線とを結ぶスルーホール（ＴｈｒｏｕｇｈＨｏｌｅ
）、または、前記半導体装置の基板に形成された拡散層
と該拡散層に接続される上部配線とを結ぶコンタクトホ
ーｆｉｖ（Ｃｏｎｔａｃｔ Ｈｏ１ｅ）等は、前記配線
間に形成された絶縁膜をエツチングすることによって形
成されていた。また一般にエツチング方法としては、等
方性のウェブ）（Ｗｅｔ）エツチングとドライ（Ｄｒｙ
）エツチングがある。
しかしながら、Ｍえは、スルーホールを形成する場合、
ウェットエツチングでは、サイドエツチングが生ずるた
めスルーホールの完成寸法が大きくなりやすく高集積化
が困））１（であり、また、ウェットエツチングの溶液
が下部配線を侵蝕しやすいという欠点があった。一方、
ドライエツチングでは、ヌル−ホール開口部が鋭い角度
で形成されるため、この部分で、上部配線の被着が困る
）（仁になるという欠点があった。
ウェットエツチングでは、サイドエツチングが生ずるた
めスルーホールの完成寸法が大きくなりやすく高集積化
が困））１（であり、また、ウェットエツチングの溶液
が下部配線を侵蝕しやすいという欠点があった。一方、
ドライエツチングでは、ヌル−ホール開口部が鋭い角度
で形成されるため、この部分で、上部配線の被着が困る
）（仁になるという欠点があった。
また、絶縁ｊ模上の耐エツチングマスクが下部配線に対
してズレやすく、下部配線部分にクレノくス状の段差が
生じやすかった。このようなりレノくス状の段差部が生
ずると、下部配線の被着がさらに困Ｆａになるという欠
点がある。
してズレやすく、下部配線部分にクレノくス状の段差が
生じやすかった。このようなりレノくス状の段差部が生
ずると、下部配線の被着がさらに困Ｆａになるという欠
点がある。
本発明の目的は、前記欠点を除去し、多層配線構造を有
する半導体装置の下部配線に対する上部配線の接続、拡
散層に対する上部配線の接続等において前記上部配線の
被着性を向上させ、かつ、高集積化に適し／ζスルーホ
ール、コンタクトホールを得んとするものである。
する半導体装置の下部配線に対する上部配線の接続、拡
散層に対する上部配線の接続等において前記上部配線の
被着性を向上させ、かつ、高集積化に適し／ζスルーホ
ール、コンタクトホールを得んとするものである。
以下、一実施例とともに、本発明の詳細な説明する。
なお、全図において、同様の機能を有するものは同一記
号を付けである。
号を付けである。
第１図（Ａｔ−（ト））は、本発明の一実施例を説明す
るだめの各工程における半導体装置の断面図である。
るだめの各工程における半導体装置の断面図である。
本実施例は、半導体基板上に下部配線と上部配線を有す
る２層配線で、前記配線を接続するだめのスルーホール
の形成について説明する。
る２層配線で、前記配線を接続するだめのスルーホール
の形成について説明する。
第１図（５）において、シリコン単結晶の半導体基板１
に拡散層などの半導体素子（図示していない）を形成し
、それと同時またはその前後に半導体基板１上に例えば
二酸化シリコン（ＳｉＯｚ）で３５００Å稈度の薄い絶
縁膜２を形成する。その後に、アルミ二つノ、（Ａａ
）で蒸着によって１μｍ（７）厚さに伺着し、ホトエツ
チング技術を用いて配線幅を３μｍ程度の第１層配線３
を形成する。前記第１層配線３の材料として、多結晶シ
リコンを使用しても良い。その後に、全面に二酸化シリ
コン（Ｓ ｉＯｘ ）の絶縁膜４を形成する。この絶縁
膜４の膜厚は１μｍ程度で良い。前記絶縁膜４の形成の
後に、耐エツチングのためのレジスト５を形成し、それ
を選択的に除去してスルーホール形成のための穴６を形
成する。
に拡散層などの半導体素子（図示していない）を形成し
、それと同時またはその前後に半導体基板１上に例えば
二酸化シリコン（ＳｉＯｚ）で３５００Å稈度の薄い絶
縁膜２を形成する。その後に、アルミ二つノ、（Ａａ
）で蒸着によって１μｍ（７）厚さに伺着し、ホトエツ
チング技術を用いて配線幅を３μｍ程度の第１層配線３
を形成する。前記第１層配線３の材料として、多結晶シ
リコンを使用しても良い。その後に、全面に二酸化シリ
コン（Ｓ ｉＯｘ ）の絶縁膜４を形成する。この絶縁
膜４の膜厚は１μｍ程度で良い。前記絶縁膜４の形成の
後に、耐エツチングのためのレジスト５を形成し、それ
を選択的に除去してスルーホール形成のための穴６を形
成する。
前記第１図囚の工程の後に、第１図（■３）に示すよう
に、レジスト５をマスクとし、等方性のウェットエツチ
ングによって弧状のくぼみ７を形成する。
に、レジスト５をマスクとし、等方性のウェットエツチ
ングによって弧状のくぼみ７を形成する。
この弧状のくほみ７の形成は、例えば、フッ酸系のエツ
チング液を用いて６０００ Ａ 程度エツチングすれば
良い。
チング液を用いて６０００ Ａ 程度エツチングすれば
良い。
次に、第１図（Ｑに示すように、前記レジスト５をマス
クとして、弧状の＜１１′み７の底部表面がら異方性の
ドライエツチングを行う。このドライエツチングによっ
て、前記絶縁膜４にほぼ柱形状のスルーホ一ル８が形成
される。前記ドライエツチングは、例えば、フッ素系の
エツチングガスで、残留部分の絶縁ＩＥＫ ４ （約４
００ＯＡ）をエツチングすれば良い。
クとして、弧状の＜１１′み７の底部表面がら異方性の
ドライエツチングを行う。このドライエツチングによっ
て、前記絶縁膜４にほぼ柱形状のスルーホ一ル８が形成
される。前記ドライエツチングは、例えば、フッ素系の
エツチングガスで、残留部分の絶縁ＩＥＫ ４ （約４
００ＯＡ）をエツチングすれば良い。
次に、第１図（Ｄ）に示すように、レジスト５を除去し
、第１図（Ｆ）Ｋ示すように、アルミニウムによって第
２層配線９を形成し、第２層配線９上に二酸化シリコン
、ナイト２イド（Ｓ ｉｓ Ｎ４）または保腰のだめの
リンシリケートガラスなどの絶縁膜１０を形成し、本実
施例の半導体装置は完成する。
、第１図（Ｆ）Ｋ示すように、アルミニウムによって第
２層配線９を形成し、第２層配線９上に二酸化シリコン
、ナイト２イド（Ｓ ｉｓ Ｎ４）または保腰のだめの
リンシリケートガラスなどの絶縁膜１０を形成し、本実
施例の半導体装置は完成する。
以上説明したように、本発明によれば、ウェットエツチ
ングによって形成された弧状のくぼみとドライエツチン
グによって形成された８０′程度の勾配を有するほぼ柱
状の孔との組合せでスルーホールが形成される。これに
よって、スルーホール開口部の柱状部の高さが緩和され
て上部配線層の被着性を向上することができる。また、
従来のウェットエツチングでは、エツチング領域が必要
以上に大きくなり、そのために集積度を向上することが
できなかった。しかし、本発明によればサイドエッチも
少なくなるのでスルーホールを縮小化することができ、
集積度を向上させることができる。さらに、第２図に示
すように、ウェットエツチングによるエツチングする領
域′７５Ｍｋ＜ｉ“１小されたことになる。
ングによって形成された弧状のくぼみとドライエツチン
グによって形成された８０′程度の勾配を有するほぼ柱
状の孔との組合せでスルーホールが形成される。これに
よって、スルーホール開口部の柱状部の高さが緩和され
て上部配線層の被着性を向上することができる。また、
従来のウェットエツチングでは、エツチング領域が必要
以上に大きくなり、そのために集積度を向上することが
できなかった。しかし、本発明によればサイドエッチも
少なくなるのでスルーホールを縮小化することができ、
集積度を向上させることができる。さらに、第２図に示
すように、ウェットエツチングによるエツチングする領
域′７５Ｍｋ＜ｉ“１小されたことになる。
第２図は、集積化にともない、第１層配線３の周囲の第
１層配線３Ａ、３Ｂが接近している状態を示すものであ
シ、従来のウェットエツチングによるエツチング領域Ｆ
は点線で示しである。この図からも明らかなように、絶
縁膜の厚さｔは従来のものよりもηく形成できる。した
がってこのような場合においては高集積化にともなう隣
接配線間に存在する絶縁膜の耐圧も向上させることがで
きる。
１層配線３Ａ、３Ｂが接近している状態を示すものであ
シ、従来のウェットエツチングによるエツチング領域Ｆ
は点線で示しである。この図からも明らかなように、絶
縁膜の厚さｔは従来のものよりもηく形成できる。した
がってこのような場合においては高集積化にともなう隣
接配線間に存在する絶縁膜の耐圧も向上させることがで
きる。
なお、本発明は、前記実施例に限定されることなくその
要旨を変更しない範囲において、種々変更し得ることは
勿論である。例えば、前記実施例は、スルーホールの形
成について述べたが、コンタクトホールについても同様
にして形成できる。
要旨を変更しない範囲において、種々変更し得ることは
勿論である。例えば、前記実施例は、スルーホールの形
成について述べたが、コンタクトホールについても同様
にして形成できる。
また、前記実施例は、２層配線構造を有する半導体装置
について述べたが、３層以上の配線構造を有する半導体
装置についても同様にして形成できる。また半導体装置
以外の多層配線にも適用することができる。
について述べたが、３層以上の配線構造を有する半導体
装置についても同様にして形成できる。また半導体装置
以外の多層配線にも適用することができる。
第１図（５）〜（Ｑは、本発明の一実施例を説明するだ
めの各工程における半導体装置の断面図であり、第２図
は、前記実施例の効果を説明するだめの断面図である。 １・・・半導体基板、２，４．１０・・・絶縁膜、３・
・・第１層配線、５・・・レジスト、６・・・穴、７・
・・くぼみ、８・・・スルーホール、９・・・第２層配
線。 第 １ 図 第 １ 図 （Ｄン （Ｆ） ／θ 第 ２ 図 １ １− Ｆ 第１頁の続き ０発 明 者 安斎昭夫 小平市上水本町１４５０番地株式会 社日立製作所デバイス開発セン タ内 ０発 明 者 へ田康 小平市上水本町１４５０番地株式会 社日立製作所デバイス開発セン タ内 ０発 明 者 細江英之 小平市上水本町１４５０番地株式会 社日立製作所デバイス開発セン タ内 ０発 明 者 仁科達史 小平市上水本町１４７９番地日立マ イクロコンピュータエンジニア リング株式会社内 ■出 願 人 日立マイクロコンピュータエンジニアリ
ング株式会社 小平市上水本町１４７９番地
めの各工程における半導体装置の断面図であり、第２図
は、前記実施例の効果を説明するだめの断面図である。 １・・・半導体基板、２，４．１０・・・絶縁膜、３・
・・第１層配線、５・・・レジスト、６・・・穴、７・
・・くぼみ、８・・・スルーホール、９・・・第２層配
線。 第 １ 図 第 １ 図 （Ｄン （Ｆ） ／θ 第 ２ 図 １ １− Ｆ 第１頁の続き ０発 明 者 安斎昭夫 小平市上水本町１４５０番地株式会 社日立製作所デバイス開発セン タ内 ０発 明 者 へ田康 小平市上水本町１４５０番地株式会 社日立製作所デバイス開発セン タ内 ０発 明 者 細江英之 小平市上水本町１４５０番地株式会 社日立製作所デバイス開発セン タ内 ０発 明 者 仁科達史 小平市上水本町１４７９番地日立マ イクロコンピュータエンジニア リング株式会社内 ■出 願 人 日立マイクロコンピュータエンジニアリ
ング株式会社 小平市上水本町１４７９番地
Claims (1)
- 【特許請求の範囲】 １、基板上に第１配線を設け、該第１配線上に第１絶縁
膜を介して第２配線を設け、第１配線と第２配線とが第
１絶ｎＷＡに設けられた導通孔を介して接続された多層
配線において、前記導通孔の形状が弧状のくぼみと、底
部に柱状の孔を形成した型であることを特徴とした多層
配線。 ２、基板上に第１配線を形成する工程と、第１配線上に
第１絶縁膜を形成する工程と、第１配線上の第１絶縁膜
の一部を弧状のくぼみにし、その底部に柱状の孔を形成
することによって導通孔を形成する工程と、該導通孔を
介して第１配線と接続するように第２配線を形成する工
程とからなることを特徴とした多層配線の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17768682A JPS5967653A (ja) | 1982-10-12 | 1982-10-12 | 多層配線とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17768682A JPS5967653A (ja) | 1982-10-12 | 1982-10-12 | 多層配線とその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5967653A true JPS5967653A (ja) | 1984-04-17 |
Family
ID=16035326
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17768682A Pending JPS5967653A (ja) | 1982-10-12 | 1982-10-12 | 多層配線とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5967653A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06188217A (ja) * | 1992-12-21 | 1994-07-08 | Nippon Precision Circuits Kk | 半導体装置の製造方法 |
-
1982
- 1982-10-12 JP JP17768682A patent/JPS5967653A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06188217A (ja) * | 1992-12-21 | 1994-07-08 | Nippon Precision Circuits Kk | 半導体装置の製造方法 |
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