JPS595666A - 半導体装置 - Google Patents
半導体装置Info
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- JPS595666A JPS595666A JP11408782A JP11408782A JPS595666A JP S595666 A JPS595666 A JP S595666A JP 11408782 A JP11408782 A JP 11408782A JP 11408782 A JP11408782 A JP 11408782A JP S595666 A JPS595666 A JP S595666A
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- Japan
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- layer
- emitter
- electrode
- sufficiently thin
- electrons
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000002184 metal Substances 0.000 claims description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 abstract description 14
- 238000005036 potential barrier Methods 0.000 abstract description 6
- 230000003321 amplification Effects 0.000 abstract description 3
- 238000003199 nucleic acid amplification method Methods 0.000 abstract description 3
- 239000000758 substrate Substances 0.000 description 6
- 230000005641 tunneling Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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- Engineering & Computer Science (AREA)
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- Computer Hardware Design (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は半導体装置に関し、詳しくは、ショットキー
接合された金属層（ショットキー電極）をコレクタとす
るバイＩ−ラ・トランジスタに関するものである。
接合された金属層（ショットキー電極）をコレクタとす
るバイＩ−ラ・トランジスタに関するものである。
ショットキー電極をコレクタとする従来の／ダイポーラ
・トランジスタの断面図を第１図に示す。
・トランジスタの断面図を第１図に示す。
この図において、１はＳｉを高濃度に添加したｎ＋Ｇａ
Ａｓ基板からなるエミッタ、２は前記基板とオーミック
コンタクトをなす電極、３はＢｅを添加した２０００°
＾程度の厚さのエピタキシャルＰ−ＧａＡｓからなるペ
ース層、４はＢｅを高濃度に添加したＰ ＧａＡｓ胸、
５はオーミック接合のペース電極、６けショットキー接
合をなすコレクタ電極である。
Ａｓ基板からなるエミッタ、２は前記基板とオーミック
コンタクトをなす電極、３はＢｅを添加した２０００°
＾程度の厚さのエピタキシャルＰ−ＧａＡｓからなるペ
ース層、４はＢｅを高濃度に添加したＰ ＧａＡｓ胸、
５はオーミック接合のペース電極、６けショットキー接
合をなすコレクタ電極である。
第２図は、このようなバイポーラ・トランジスタのエネ
ルギーバンド状態を示し、７は伝導帯の端、８は価電子
帯の端、９はフェルミレベルの位置を示す。
ルギーバンド状態を示し、７は伝導帯の端、８は価電子
帯の端、９はフェルミレベルの位置を示す。
以上のような従来のバイポーラ・トランジスタにおいて
は、電極（エミッタ電極）２にマイナスの電圧、コレク
タ電極６にプラスの電圧をかけ、ペース電極５にエミッ
タ電位よりや＼高いプラスの電位の信号を印加すること
により、第２図に示したペース層３のポテンシャル障壁
の高さが低くなり、電子がエミッタｌより注入され、コ
レクタ電極６に流れ込む電子流量が増加し、市、流の増
幅が行われる。
は、電極（エミッタ電極）２にマイナスの電圧、コレク
タ電極６にプラスの電圧をかけ、ペース電極５にエミッ
タ電位よりや＼高いプラスの電位の信号を印加すること
により、第２図に示したペース層３のポテンシャル障壁
の高さが低くなり、電子がエミッタｌより注入され、コ
レクタ電極６に流れ込む電子流量が増加し、市、流の増
幅が行われる。
こ のような従来のバイポーラ命トランジスタにおいて
、ペース層３は１０００λより薄くすると、ポテンシャ
ル障壁の高さが次第に低下し、ペースとしての役割を果
さなくなる。したがって、従来のショットキー電極をコ
レクタとするノ９イボーラ・トランジスタにおいてはペ
ース層を１Ｏ００Ｘ以上と厚くする必要があり、そのた
め高周波特性が良（なかった。
、ペース層３は１０００λより薄くすると、ポテンシャ
ル障壁の高さが次第に低下し、ペースとしての役割を果
さなくなる。したがって、従来のショットキー電極をコ
レクタとするノ９イボーラ・トランジスタにおいてはペ
ース層を１Ｏ００Ｘ以上と厚くする必要があり、そのた
め高周波特性が良（なかった。
この発明は上記の点に鑑みなされたもので、高周波特性
の向上を図ることができる半導体装置を提供することを
目的とする。
の向上を図ることができる半導体装置を提供することを
目的とする。
以下この発明の実施例を図面を参照して説明する。第３
図は４の発明の実施例としての）９イポーラ・トランジ
スタを示す断面図である。この図において、１１はＩ
Ｘ １０１８ｔｒｙ−３程度の電子密度のＳｉ添加のｎ
＋ＧａＡ３基板であり、裏面には、オーミック接合をな
すＡｕ／Ｇｅのエミッタ電極工２が形成される。１３は
Ｉ Ｘ １０１８ｔｙｎ−３程度の電子密度のＳｉを高
濃度に添加した約１μｍの厚さのエピタキシャルｎ＋Ｇ
ａＡｓ層であり、前記ｎ＋ＧａＡｓ基板１１の表面上に
形成される。このエピタキシャルｎ ＧａＡｓ層１３は
、ｎ ＧａＡｓ基板１１とともにエミッタを形成する。
図は４の発明の実施例としての）９イポーラ・トランジ
スタを示す断面図である。この図において、１１はＩ
Ｘ １０１８ｔｒｙ−３程度の電子密度のＳｉ添加のｎ
＋ＧａＡ３基板であり、裏面には、オーミック接合をな
すＡｕ／Ｇｅのエミッタ電極工２が形成される。１３は
Ｉ Ｘ １０１８ｔｙｎ−３程度の電子密度のＳｉを高
濃度に添加した約１μｍの厚さのエピタキシャルｎ＋Ｇ
ａＡｓ層であり、前記ｎ＋ＧａＡｓ基板１１の表面上に
形成される。このエピタキシャルｎ ＧａＡｓ層１３は
、ｎ ＧａＡｓ基板１１とともにエミッタを形成する。
エピタキシャルｎ ＧａＡｇ ｆａｒ １３の選択され
た表面上には、Ｐ Ａｔｏ、３Ｇａｏ、７Ａｓ ｒａｔ
１４およびｎ＋ＧａＡｓ層１５が順層液５される。こ
こで、Ｐ＋ＡｔＯ，３ＧａＯ，７Ａ８層１４は１５０Ｘ
前後の厚さの２×１０１８ｍ−３程度の正孔密度をもつ
Ｂｅ添加のＰ＋Ａｔｏ、３Ｇａ０，７Ａ８ Ｎであり、
ｎ ＧａＡｓ ＠１５は２（）０＾程度の厚さのＩ Ｘ
１０１８ｃｍ−３程度の電子密度をもつＳ１添加のｎ
ＱａＡｓ １！である。これらの層１４．１５は２層
構造のペース層を形成する。
た表面上には、Ｐ Ａｔｏ、３Ｇａｏ、７Ａｓ ｒａｔ
１４およびｎ＋ＧａＡｓ層１５が順層液５される。こ
こで、Ｐ＋ＡｔＯ，３ＧａＯ，７Ａ８層１４は１５０Ｘ
前後の厚さの２×１０１８ｍ−３程度の正孔密度をもつ
Ｂｅ添加のＰ＋Ａｔｏ、３Ｇａ０，７Ａ８ Ｎであり、
ｎ ＧａＡｓ ＠１５は２（）０＾程度の厚さのＩ Ｘ
１０１８ｃｍ−３程度の電子密度をもつＳ１添加のｎ
ＱａＡｓ １！である。これらの層１４．１５は２層
構造のペース層を形成する。
また、前記エピタキシャルｎ ＱａＡｓ層１３上ＶＣは
、３５０Ｘ程度の厚さの１×１０１８ｍ−３程度の正孔
密度をもつＢｅ添加のＰ Ａｔｏ、３Ｇａｏ、７Ａｓ
＠ １６が、前記ペース層とオーミック接合をなす層と
して形成される。そして、このＰ Ａｔｏ、３Ｇａｏ、
７Ａｓ 層１６上に、オーミック接合をな丁Ａｕ／Ｇｅ
のペース電極１７が形成される一方、前記ｎ ＧａＡｓ
１層１５上に、ショットキー接合をなすＡｔのコレクタ
電極１８を形成される。
、３５０Ｘ程度の厚さの１×１０１８ｍ−３程度の正孔
密度をもつＢｅ添加のＰ Ａｔｏ、３Ｇａｏ、７Ａｓ
＠ １６が、前記ペース層とオーミック接合をなす層と
して形成される。そして、このＰ Ａｔｏ、３Ｇａｏ、
７Ａｓ 層１６上に、オーミック接合をな丁Ａｕ／Ｇｅ
のペース電極１７が形成される一方、前記ｎ ＧａＡｓ
１層１５上に、ショットキー接合をなすＡｔのコレクタ
電極１８を形成される。
第４図は、このようなバイポーラ・トランジスタのエネ
ルギーバンド状態を示し、１９は伝導帯の端、２０は価
電子帯の端、２１は７エルミレベルの位置を示す。
ルギーバンド状態を示し、１９は伝導帯の端、２０は価
電子帯の端、２１は７エルミレベルの位置を示す。
以上のようなこの発明の実施例の・ぐイボーラ・トラン
ジスタにおいては、オーミック接合のエミッタ電極１２
にマイナスの電圧、ショットキー接合ノコレクタ電極１
８にプラスの電圧を印加し、オーミック接合のペース電
極１７にエミッタ電位よりや＼高いプラスの電位の信号
を印加することにより、第４図に示したＰ＋Ａｔ（１，
３ＧＢ０．７Ａ８ Ｎ １４とｎ＋ＧａＡｓ Ｎｊｌｌ
５のペース層のポテンシャル障壁の高さが低下し、エ
ミッタ側より電子が注入される。そして、１５０Ｘ前後
と充分薄いＰ Ａｔｏ、３Ｇａｏ、ｙＡｓ層１４に注入
された電子はかなり大きな確率でこのＰ＋Ａｔ□、ａＧ
ａｏ、ｙＡ８ Ｎ １４ ｋ ）ンネルし、２００Ｘ程
度の充分薄いｎ ＧａＡｓ層１５を経て、ショットキー
接合のコレクタ電極１８に流入する。
ジスタにおいては、オーミック接合のエミッタ電極１２
にマイナスの電圧、ショットキー接合ノコレクタ電極１
８にプラスの電圧を印加し、オーミック接合のペース電
極１７にエミッタ電位よりや＼高いプラスの電位の信号
を印加することにより、第４図に示したＰ＋Ａｔ（１，
３ＧＢ０．７Ａ８ Ｎ １４とｎ＋ＧａＡｓ Ｎｊｌｌ
５のペース層のポテンシャル障壁の高さが低下し、エ
ミッタ側より電子が注入される。そして、１５０Ｘ前後
と充分薄いＰ Ａｔｏ、３Ｇａｏ、ｙＡｓ層１４に注入
された電子はかなり大きな確率でこのＰ＋Ａｔ□、ａＧ
ａｏ、ｙＡ８ Ｎ １４ ｋ ）ンネルし、２００Ｘ程
度の充分薄いｎ ＧａＡｓ層１５を経て、ショットキー
接合のコレクタ電極１８に流入する。
このように動作する、この発明の実施例のバイポーラ・
トランジスタにおいては、ペース層として、１５０Ｘ前
後の厚さのＰ＋Ａｌｏ、ａ Ｇ＆□、７ＡｌＩ Ｎ １
４と２００Ｘ程度の厚さのｎ＋ＧａＡｓ層１５の２層液
５を用いている。したがって、１５０Ｘ前後のＰ＋Ａｔ
Ｏ，３Ｇｉｏ、７Ａｓ層１４と２００Ｘ８度のｎ＋Ｇａ
Ａｓ６１５内に形成される空間電荷とショットキー接合
により、第４図に示すように、１００ＯＡよりはるかに
薄いペース層内に充分な高さのポテンシャル障壁が形成
される。そして、ペース層が薄いユニ、このバイポーラ
トランジスタにおいては高周波特性が向上し、高速な電
流増幅作用が可能となり、スイッチング作用も可能とな
る。
トランジスタにおいては、ペース層として、１５０Ｘ前
後の厚さのＰ＋Ａｌｏ、ａ Ｇ＆□、７ＡｌＩ Ｎ １
４と２００Ｘ程度の厚さのｎ＋ＧａＡｓ層１５の２層液
５を用いている。したがって、１５０Ｘ前後のＰ＋Ａｔ
Ｏ，３Ｇｉｏ、７Ａｓ層１４と２００Ｘ８度のｎ＋Ｇａ
Ａｓ６１５内に形成される空間電荷とショットキー接合
により、第４図に示すように、１００ＯＡよりはるかに
薄いペース層内に充分な高さのポテンシャル障壁が形成
される。そして、ペース層が薄いユニ、このバイポーラ
トランジスタにおいては高周波特性が向上し、高速な電
流増幅作用が可能となり、スイッチング作用も可能とな
る。
なお、Ｐ Ａｔ（１，３Ｇａｏ、７Ａｓ層１４１ゴ１５
０Ｘと充分薄いため、電子のトンネルする確率が高い。
０Ｘと充分薄いため、電子のトンネルする確率が高い。
この電子のトンネル確率は、ペース層に印加された電２
位により、Ｐ＋Ａｔｏ、３Ｇａｇ、７Ａｓ層１４内のＩ
テンシャル障壁の高さを制御することによって、変える
ことができる。また、Ｐ＋Ａｔ（３，３Ｇａ６，７Ａｓ
Ｒ１４の〜さを１５０Ｘより薄くすると、更［１１ｍ
、子のトンネル確率が大きくなり、トンネル電流が増大
する。
位により、Ｐ＋Ａｔｏ、３Ｇａｇ、７Ａｓ層１４内のＩ
テンシャル障壁の高さを制御することによって、変える
ことができる。また、Ｐ＋Ａｔ（３，３Ｇａ６，７Ａｓ
Ｒ１４の〜さを１５０Ｘより薄くすると、更［１１ｍ
、子のトンネル確率が大きくなり、トンネル電流が増大
する。
以上の実施例においては、エミッタを形成するｎ 半導
体上に、Ｐ 型半導体／ｉｆ （Ｐ＋Ａｔｏ、ａＧａｎ
、７．Ａｓ＋ ／ｌ＃１４）とｎ 型半導体層（ｎ ＧａＡｓ 層１５
）を順次接合して、２層構造のペースＮ！Ｉを形成し
た。
体上に、Ｐ 型半導体／ｉｆ （Ｐ＋Ａｔｏ、ａＧａｎ
、７．Ａｓ＋ ／ｌ＃１４）とｎ 型半導体層（ｎ ＧａＡｓ 層１５
）を順次接合して、２層構造のペースＮ！Ｉを形成し
た。
これに対して、エミッタを形成する半導体がＰ＋型であ
る場合は、その上にｎ＋型型半体体層Ｐ＋型半導体層を
順次接合して、２層構造のペース層を形成する。その場
合の各層の厚さは実施例における各層の厚さと同じでよ
い。
る場合は、その上にｎ＋型型半体体層Ｐ＋型半導体層を
順次接合して、２層構造のペース層を形成する。その場
合の各層の厚さは実施例における各層の厚さと同じでよ
い。
以上詳述したように、この発明の半導体装置においては
、エミッタを形成する一導電型半導体上に、空乏層を形
成する程度に充分薄い逆導電型半導体層と一導電型半導
体層を順次接合して２層構造のペース層とすることによ
り、空間電性とショットキー接合を利用して充分な高さ
のポテンシャル障壁をもつ充分薄いペース層を形成する
ようにしたので、高周波特性が向上し、高速な電流増幅
作用が可能となり、スイッチング作用も可能となる。し
たがって、この発明の装置ｈ、ＧＨｚ帯の増幅器もしく
は電子計算機の高速演算回路に利用することができる。
、エミッタを形成する一導電型半導体上に、空乏層を形
成する程度に充分薄い逆導電型半導体層と一導電型半導
体層を順次接合して２層構造のペース層とすることによ
り、空間電性とショットキー接合を利用して充分な高さ
のポテンシャル障壁をもつ充分薄いペース層を形成する
ようにしたので、高周波特性が向上し、高速な電流増幅
作用が可能となり、スイッチング作用も可能となる。し
たがって、この発明の装置ｈ、ＧＨｚ帯の増幅器もしく
は電子計算機の高速演算回路に利用することができる。
第１図は従来のバイポーラΦトッンソスタを示す断面図
、第２図は第１図バイポーラ・トランジスタのエネルギ
ーバンド図、第３図はこの発明の半導体装置の実施例と
してのバイポーラ・トランジスタを示す断面図、第４図
は第３図パイ示−ラ拳トランジスタのエネルギーバンド
図である。
、第２図は第１図バイポーラ・トランジスタのエネルギ
ーバンド図、第３図はこの発明の半導体装置の実施例と
してのバイポーラ・トランジスタを示す断面図、第４図
は第３図パイ示−ラ拳トランジスタのエネルギーバンド
図である。
１１・・・ｎＧａＡｓ基＆、１３・・・エピタキシャル
ｎ＋ＧａＡｓ 層、１４ ・・・Ｐ＋Ａｔ（１，３Ｇａ
ｏ、７Ａ８ ａ、１５ ・・・ｎ＋ＧａＡｓ ＆、１８
・・・コレクタ電極。
ｎ＋ＧａＡｓ 層、１４ ・・・Ｐ＋Ａｔ（１，３Ｇａ
ｏ、７Ａ８ ａ、１５ ・・・ｎ＋ＧａＡｓ ＆、１８
・・・コレクタ電極。
特許出願人 沖電気工業株式会社
牙 １ 図
ψ
第３図
０
手続補正書
昭和５８年５月”：？ Ｇ １１
特許庁長官若杉和夫 殿
１、事件の表示
昭和５７年特 許 願第 １１４０８７ 号２、発
明の名称 半導体装置 ３、補正をする者 事件との関係 特 詐 出願人（０２９）沖
電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６ 補正の対象 明細幣の発明の詳細な説明の欄
明の名称 半導体装置 ３、補正をする者 事件との関係 特 詐 出願人（０２９）沖
電気工業株式会社 ４、代理人 ５、補正命令の日付 昭和 年 月 日（自発
）６ 補正の対象 明細幣の発明の詳細な説明の欄
Claims (1)
- 高濃度に不純物添加された一導電型半導体をエミッタと
し、その上に空乏ＨＩを形成する程度に充分薄い逆導電
型半導体層、そしてさらにその上に空乏層を形成する程
度に充分薄い一導電型半導体Ｎ４を接合ｉ〜て２層から
なるペース層とし、さらにその表面上に金属層管ショッ
トキー接合してコレクタとした半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11408782A JPS595666A (ja) | 1982-07-02 | 1982-07-02 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11408782A JPS595666A (ja) | 1982-07-02 | 1982-07-02 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS595666A true JPS595666A (ja) | 1984-01-12 |
| JPH0346973B2 JPH0346973B2 (ja) | 1991-07-17 |
Family
ID=14628758
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11408782A Granted JPS595666A (ja) | 1982-07-02 | 1982-07-02 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS595666A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62211371A (ja) * | 1986-03-11 | 1987-09-17 | Matsushita Electric Ind Co Ltd | スパツタリング装置 |
| JPS62211372A (ja) * | 1986-03-11 | 1987-09-17 | Matsushita Electric Ind Co Ltd | スパツタリング装置 |
-
1982
- 1982-07-02 JP JP11408782A patent/JPS595666A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62211371A (ja) * | 1986-03-11 | 1987-09-17 | Matsushita Electric Ind Co Ltd | スパツタリング装置 |
| JPS62211372A (ja) * | 1986-03-11 | 1987-09-17 | Matsushita Electric Ind Co Ltd | スパツタリング装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0346973B2 (ja) | 1991-07-17 |
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