JPS5953729B2 - 論理回路 - Google Patents
論理回路Info
- Publication number
- JPS5953729B2 JPS5953729B2 JP54110074A JP11007479A JPS5953729B2 JP S5953729 B2 JPS5953729 B2 JP S5953729B2 JP 54110074 A JP54110074 A JP 54110074A JP 11007479 A JP11007479 A JP 11007479A JP S5953729 B2 JPS5953729 B2 JP S5953729B2
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- JP
- Japan
- Prior art keywords
- transistor
- output
- base
- npn
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Electronic Switches (AREA)
Description
【発明の詳細な説明】
本発明は、出力論理レベルの反転時に流れる過渡電流の
一部を利用して出力インバータトランジスタのオフ時間
を短縮するようにした論理回路に関する。
一部を利用して出力インバータトランジスタのオフ時間
を短縮するようにした論理回路に関する。
トーテムポール構造の出力段を持つ論理回路では、該出
力段のインバータトランジスタのオフ時間の短縮が高速
動作上重要である。
力段のインバータトランジスタのオフ時間の短縮が高速
動作上重要である。
第１図にか・る論理回路の一例として、ｎｐｎ ）ラン
ジスタＱ１〜Ｑ５および抵抗Ｒ１〜Ｒ５からなるＴＴＬ
のインバータ回路を示す。
ジスタＱ１〜Ｑ５および抵抗Ｒ１〜Ｒ５からなるＴＴＬ
のインバータ回路を示す。
同図でＱｌは入力ＩＮのレベルに応じて電源Ｖｃｃから
流れる電流を入力側またはトランジスタＱ２側へ切換え
る入力段のトランジスタ、Ｑ２はエミッタフォロアのド
ライバ用トランジスタ、Ｑ３はトランジスタＱ２のエミ
ッタ出力で゛駆動される出力段のインバータトランジス
タ、Ｑ４はトランジスタＱ２のコレクタ出力で゛駆動さ
れ、そしてトランジスタＱ５とダーリントン接続された
ｎｐｎ ）ランジスタであり、これらのトランジスタＱ
３〜Ｑ５はトーテムポール構造の出力段を構成する。
流れる電流を入力側またはトランジスタＱ２側へ切換え
る入力段のトランジスタ、Ｑ２はエミッタフォロアのド
ライバ用トランジスタ、Ｑ３はトランジスタＱ２のエミ
ッタ出力で゛駆動される出力段のインバータトランジス
タ、Ｑ４はトランジスタＱ２のコレクタ出力で゛駆動さ
れ、そしてトランジスタＱ５とダーリントン接続された
ｎｐｎ ）ランジスタであり、これらのトランジスタＱ
３〜Ｑ５はトーテムポール構造の出力段を構成する。
なおトランジスタＱ５はトランジスタＱ４のエミッタと
トランジスタＱ３のコレクタ（出力０ＵＴ）との間に電
位差を設ける機能を有し、そしてこの電位差はダイオー
ドで生じさせることもある。
トランジスタＱ３のコレクタ（出力０ＵＴ）との間に電
位差を設ける機能を有し、そしてこの電位差はダイオー
ドで生じさせることもある。
このＴＴＬインバータ回路は既知であるから詳細な動作
説明は省略し、出力ＯＵＴがＬ（約０．４Ｖ）からＨへ
移行する場合を主として考察する。
説明は省略し、出力ＯＵＴがＬ（約０．４Ｖ）からＨへ
移行する場合を主として考察する。
この場合は、入力ＩＮがＨからＬへ移行する状態であり
、このときトランジスタＱ２はオフ、従ってそのコレク
タ（以下Ａ点とする）はしからＨ（はパ■ｃＣ）へ上昇
する。
、このときトランジスタＱ２はオフ、従ってそのコレク
タ（以下Ａ点とする）はしからＨ（はパ■ｃＣ）へ上昇
する。
トランジスタＱ３はオンからオフ移行するが、完全なオ
フ化はトランジスタＱ３のベース電荷が除去されたとき
であり、それまでは導通状態にある。
フ化はトランジスタＱ３のベース電荷が除去されたとき
であり、それまでは導通状態にある。
従ってＡ点と出力ＯＵＴとの間には電位差（はパＶＣＣ
−０，４）■があるのでこの電位差で訃うンジスタＱ４
．Ｑ５はオンとなり、トランジスタＱ３のコレクタ電位
をつり上げる。
−０，４）■があるのでこの電位差で訃うンジスタＱ４
．Ｑ５はオンとなり、トランジスタＱ３のコレクタ電位
をつり上げる。
しかしトランジスタＱ３のコレクタ電位つまり出力ＯＵ
Ｔの電位が予定のＨレベルになるにはトランジスタＱ３
が完全にオフになる必要があり、それまでは電源Ｖｃｃ
の電圧をトランジスタＱ５．Ｑ３等で分圧した電圧レベ
ルにある。
Ｔの電位が予定のＨレベルになるにはトランジスタＱ３
が完全にオフになる必要があり、それまでは電源Ｖｃｃ
の電圧をトランジスタＱ５．Ｑ３等で分圧した電圧レベ
ルにある。
一方、トランジスタＱ３がオンからオフへ移行するため
には前述のようにそのベース蓄積電荷が放電されること
が必要なので、この回路ではトランジスタＱ３のベース
とエミッタ（グランド）間に抵抗Ｒ５を接続し、ベース
電荷の放電路を形成している。
には前述のようにそのベース蓄積電荷が放電されること
が必要なので、この回路ではトランジスタＱ３のベース
とエミッタ（グランド）間に抵抗Ｒ５を接続し、ベース
電荷の放電路を形成している。
従ってこの抵抗Ｒ５の値を小にすればベース電荷の消滅
は速くなるが、トランジスタＱ３をオンにするときこの
抵抗Ｒ５はトランジスタＱ３のベース電流をバイパスし
てグランドへ落してしまうから余り低い抵抗値にするこ
とはできず、こうして本回路ではターンオフ時間を余り
減縮することはできないという欠点がある。
は速くなるが、トランジスタＱ３をオンにするときこの
抵抗Ｒ５はトランジスタＱ３のベース電流をバイパスし
てグランドへ落してしまうから余り低い抵抗値にするこ
とはできず、こうして本回路ではターンオフ時間を余り
減縮することはできないという欠点がある。
本発明は、上記欠点を解決するために、ｎｐｎ型のドラ
イバ用トランジスタと、該ドライバ用トランジスタのエ
ミッタ出力で゛駆動されるｎｐｎ型の出力段インバータ
トランジスタと、該ドライバ用トランジスタのコレクタ
出力で駆動され該インバータトランジスタと共にトーテ
ムポール型出力段を構成するｎｐｎ型のオフバッファト
ランジスタを備えた論理回路において、該インバータト
ランジスタのベースと接地間にｎｐｎ型の電荷放出用ト
ランジスタを設け、また該オフバッファトランジスタと
該電荷放出用トランジスタのベース間にｐｎｐ型トラン
ジスタを設け、前記インバータトランジスタがオンから
オフに遷移する際に該オフバッファトランジスタのオン
に応じて該ｐｎｐ型トランジスタがオンし、該オフバッ
ファトランジスタのベース電流の一部を該ｐｎｐ ）−
ランジスタを介して該電荷放出用トランジスタのベース
に供給し一時的にオンさせるよにしてなることを特徴と
するものであるが、以下図示の実施例を参照しながらこ
れを詳細に説明する。
イバ用トランジスタと、該ドライバ用トランジスタのエ
ミッタ出力で゛駆動されるｎｐｎ型の出力段インバータ
トランジスタと、該ドライバ用トランジスタのコレクタ
出力で駆動され該インバータトランジスタと共にトーテ
ムポール型出力段を構成するｎｐｎ型のオフバッファト
ランジスタを備えた論理回路において、該インバータト
ランジスタのベースと接地間にｎｐｎ型の電荷放出用ト
ランジスタを設け、また該オフバッファトランジスタと
該電荷放出用トランジスタのベース間にｐｎｐ型トラン
ジスタを設け、前記インバータトランジスタがオンから
オフに遷移する際に該オフバッファトランジスタのオン
に応じて該ｐｎｐ型トランジスタがオンし、該オフバッ
ファトランジスタのベース電流の一部を該ｐｎｐ ）−
ランジスタを介して該電荷放出用トランジスタのベース
に供給し一時的にオンさせるよにしてなることを特徴と
するものであるが、以下図示の実施例を参照しながらこ
れを詳細に説明する。
第２図は本発明の一実施例であり、第１図と同一部分に
は同一符号が付しである。
は同一符号が付しである。
この実施例が第１図と異なるところは、抵抗Ｒ５を省く
代りにトランジスタＱ３のベース、エミッタ（接地）間
にベース電荷除去用のｎｐｎスイツチンク川・用ンジス
タＱ６を設け、且つ該トランジスタＱ６のベースと点Ａ
との間に過渡電流分流用のｐｎｐ ）ランジスタＱ７を
設け、該トランジスタＱ７のベースをトランジスタＱ４
のエミッタとトランジスタＱ５のベースとの接続点に接
続した点にある。
代りにトランジスタＱ３のベース、エミッタ（接地）間
にベース電荷除去用のｎｐｎスイツチンク川・用ンジス
タＱ６を設け、且つ該トランジスタＱ６のベースと点Ａ
との間に過渡電流分流用のｐｎｐ ）ランジスタＱ７を
設け、該トランジスタＱ７のベースをトランジスタＱ４
のエミッタとトランジスタＱ５のベースとの接続点に接
続した点にある。
前述したように、入力ＩＮがＨからＬに変化する時にＡ
点がＨレベルとなって出力ＯＵＴか′Ｌレベル（０，４
Ｖ）からＨレベルに立上りきらない間はＡ点と出力ＯＵ
Ｔとの間に電位差があり、この電位差で訃うンジスタＱ
４．Ｑ５のベース・エミッタ回路に過渡的に電流が流れ
、これらの１−ランジスタがオンになる。
点がＨレベルとなって出力ＯＵＴか′Ｌレベル（０，４
Ｖ）からＨレベルに立上りきらない間はＡ点と出力ＯＵ
Ｔとの間に電位差があり、この電位差で訃うンジスタＱ
４．Ｑ５のベース・エミッタ回路に過渡的に電流が流れ
、これらの１−ランジスタがオンになる。
本発明ではこの過渡電流の一部をｐｎｐ）ランジスタＱ
７、ｎｐｎ ）ランジスタＱ６に分流する。
７、ｎｐｎ ）ランジスタＱ６に分流する。
即ち上記電位差でｐｎｐ ）ランジスタＱ７はベース電
流を供給されてオンになり、そのコレクタ電流はトラン
ジスタＱ６をオンにする。
流を供給されてオンになり、そのコレクタ電流はトラン
ジスタＱ６をオンにする。
このようにすると分流された電流はトランジスタＱ６で
市ＦＥ （電流増幅率）倍され、そのｈＦＥ倍された電
流がトランジスタＱ３のベース電荷を引き抜く。
市ＦＥ （電流増幅率）倍され、そのｈＦＥ倍された電
流がトランジスタＱ３のベース電荷を引き抜く。
従って、トランジスタＱ３のオフ時間は短縮される。
トランジスタＱ３がオフになって出力ＯＵＴがＨレベル
になると、Ａ点との電位差がなくなり、トランジスタＱ
４．Ｑ５はオフとなる（出力端ＯＵＴから流出する電流
は零とする）。
になると、Ａ点との電位差がなくなり、トランジスタＱ
４．Ｑ５はオフとなる（出力端ＯＵＴから流出する電流
は零とする）。
このときトランジスタＱ７もオフとなってトランジスタ
Ｑ６はオフになるので、定常的な消費電流は極めて少な
い利点もある。
Ｑ６はオフになるので、定常的な消費電流は極めて少な
い利点もある。
以上述べたように本発明によれば、出力インバータトラ
ンジスタのベース蓄積電荷をオフ時に速やかに放電させ
得るので、オフ時間を短縮して高速動作が期待できる利
点がある。
ンジスタのベース蓄積電荷をオフ時に速やかに放電させ
得るので、オフ時間を短縮して高速動作が期待できる利
点がある。
第１図は従来の論理回路の一例を示す回路図、第２図は
本発明の一実施例を示す回路図である。 図中、Ｑ２はｎｐｎ型のドライバ用トランジスタ、Ｑ３
は出力段インバータトランジスタ、Ｑ４．Ｑ５はｎｐｎ
型のオフバッファトランジスタ、Ｑ６はｎｐｎ型の電荷
放出用トランジスタ、Ｑ７はｐｎｐ型１ヘランジスタで
ある。
本発明の一実施例を示す回路図である。 図中、Ｑ２はｎｐｎ型のドライバ用トランジスタ、Ｑ３
は出力段インバータトランジスタ、Ｑ４．Ｑ５はｎｐｎ
型のオフバッファトランジスタ、Ｑ６はｎｐｎ型の電荷
放出用トランジスタ、Ｑ７はｐｎｐ型１ヘランジスタで
ある。
Claims (1)
- 【特許請求の範囲】 ｌ ｎｐｎ型のドライバ用トランジスタと、該ドライ
バ用トランジスタのエミッタ出力で゛駆動されるｎｐｎ
型の出力段インバータトランジスタと、 該ドライバ用トランジスタのコレクタ出力で゛駆動され
該インバータトランジスタと共にトーテムポール型出力
段を構成するｎｐｎ型のオフバッファトランジスタを備
えた論理回路において、該インバータトランジスタのベ
ースと接地間にｎｐｎ型の電荷放出用トランジスタを設
け、また該オフバッファ１ヘランジスタと該電荷放出用
トランジスタのベース間にｐｎｐ型トランジスタを設け
、 前記インバータトランジスタがオンからオフに遷移する
際に該オフバッファトランジスタのオンに応じて該ｐｎ
ｐ型トランジスタがオンし、該オフバッファトランジス
タのベース電流の一部を該ｐｎｐ ）ランジスタを介し
て該電荷放出用トランジスタのベースに供給し一時的に
オンさせるようにしてなることを特徴とする論理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54110074A JPS5953729B2 (ja) | 1979-08-29 | 1979-08-29 | 論理回路 |
| US06/180,452 US4449063A (en) | 1979-08-29 | 1980-08-22 | Logic circuit with improved switching |
| EP80302980A EP0026051B1 (en) | 1979-08-29 | 1980-08-28 | A fundamental logic circuit |
| DE8080302980T DE3071720D1 (en) | 1979-08-29 | 1980-08-28 | A fundamental logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP54110074A JPS5953729B2 (ja) | 1979-08-29 | 1979-08-29 | 論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5634229A JPS5634229A (en) | 1981-04-06 |
| JPS5953729B2 true JPS5953729B2 (ja) | 1984-12-26 |
Family
ID=14526373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP54110074A Expired JPS5953729B2 (ja) | 1979-08-29 | 1979-08-29 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953729B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4504744A (en) * | 1983-01-13 | 1985-03-12 | National Semiconductor Corporation | Schottky TTL integrated logic gate circuit with reduced speed power product |
-
1979
- 1979-08-29 JP JP54110074A patent/JPS5953729B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5634229A (en) | 1981-04-06 |
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