JPH04351116A - 出力回路 - Google Patents
出力回路Info
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- JPH04351116A JPH04351116A JP3124267A JP12426791A JPH04351116A JP H04351116 A JPH04351116 A JP H04351116A JP 3124267 A JP3124267 A JP 3124267A JP 12426791 A JP12426791 A JP 12426791A JP H04351116 A JPH04351116 A JP H04351116A
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- 239000004065 semiconductor Substances 0.000 description 1
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- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明はＢｉ−ＣＭＯＳ構造を
持つ半導体チップ上に構成する出力回路に関するもので
ある。
持つ半導体チップ上に構成する出力回路に関するもので
ある。
【０００２】
【従来の技術】図３は従来のＢｉ−ＣＭＯＳ構造を持つ
ＴＴＬ出力回路を示す回路図である。同図に示すように
、入力ピン１がインバータ回路２の入力端子に接続され
ており、インバータ回路２の出力端子がＰ−ＭＯＳトラ
ンジスタ３及びＮ−ＭＯＳトランジスタ４，５のゲート
に接続されている。また、Ｐ−ＭＯＳトランジスタ３の
ソースが電源端子に接続されており、Ｎ−ＭＯＳトラン
ジスタ４のソースが接地されている。さらに、Ｐ−ＭＯ
Ｓトランジスタ３のドレインとＮ−ＭＯＳトランジスタ
４のドレインが接続されている。Ｐ−ＭＯＳトランジス
タ３のドレインとＮ−ＭＯＳトランジスタ４のドレイン
はまた、Ｎ−ＭＯＳトランジスタ６のゲートとバイポー
ラＮＰＮトランジスタ７のベースにも接続されている。 さらに、Ｎ−ＭＯＳトランジスタ５のドレインは電源端
子に接続されており、Ｎ−ＭＯＳトランジスタ６のソー
スは接地されている。また、Ｎ−ＭＯＳトランジスタ５
のソースとＮ−ＭＯＳトランジスタ６のドレインが接続
されている。Ｎ−ＭＯＳトランジスタ５のソースとＮ−
ＭＯＳトランジスタ６のドレインはまた、バイポーラＮ
ＰＮトランジスタ８のベースに接続されている。
ＴＴＬ出力回路を示す回路図である。同図に示すように
、入力ピン１がインバータ回路２の入力端子に接続され
ており、インバータ回路２の出力端子がＰ−ＭＯＳトラ
ンジスタ３及びＮ−ＭＯＳトランジスタ４，５のゲート
に接続されている。また、Ｐ−ＭＯＳトランジスタ３の
ソースが電源端子に接続されており、Ｎ−ＭＯＳトラン
ジスタ４のソースが接地されている。さらに、Ｐ−ＭＯ
Ｓトランジスタ３のドレインとＮ−ＭＯＳトランジスタ
４のドレインが接続されている。Ｐ−ＭＯＳトランジス
タ３のドレインとＮ−ＭＯＳトランジスタ４のドレイン
はまた、Ｎ−ＭＯＳトランジスタ６のゲートとバイポー
ラＮＰＮトランジスタ７のベースにも接続されている。 さらに、Ｎ−ＭＯＳトランジスタ５のドレインは電源端
子に接続されており、Ｎ−ＭＯＳトランジスタ６のソー
スは接地されている。また、Ｎ−ＭＯＳトランジスタ５
のソースとＮ−ＭＯＳトランジスタ６のドレインが接続
されている。Ｎ−ＭＯＳトランジスタ５のソースとＮ−
ＭＯＳトランジスタ６のドレインはまた、バイポーラＮ
ＰＮトランジスタ８のベースに接続されている。
【０００３】バイポーラトランジスタ７のコレクタは電
源端子に接続されており、バイポーラトランジスタ８の
エミッタは接地されている。また、バイポーラトランジ
スタ７のエミッタとバイポーラトランジスタ８のコレク
タが接続されている。バイポーラトランジスタ７のエミ
ッタとバイポーラトランジスタ８のコレクタはさらに、
出力ピン２０に接続されている。
源端子に接続されており、バイポーラトランジスタ８の
エミッタは接地されている。また、バイポーラトランジ
スタ７のエミッタとバイポーラトランジスタ８のコレク
タが接続されている。バイポーラトランジスタ７のエミ
ッタとバイポーラトランジスタ８のコレクタはさらに、
出力ピン２０に接続されている。
【０００４】次に動作について説明する。図４は図３に
示すＴＴＬ出力回路の動作を示すタイミングチャートで
ある。図中、波形２１は入力ピン１に入力される信号の
波形を示し、波形２２は出力ピン２０から出力される信
号の波形を示している。入力ピン１からは波形２０に示
すようなある論理レベルをもった信号が入力され、これ
がインバータ回路２によって反転される。反転された信
号の論理レベルに応じてＰ−ＭＯＳトランジスタ３及び
Ｎ−ＭＯＳトランジスタ４，５が動作する。
示すＴＴＬ出力回路の動作を示すタイミングチャートで
ある。図中、波形２１は入力ピン１に入力される信号の
波形を示し、波形２２は出力ピン２０から出力される信
号の波形を示している。入力ピン１からは波形２０に示
すようなある論理レベルをもった信号が入力され、これ
がインバータ回路２によって反転される。反転された信
号の論理レベルに応じてＰ−ＭＯＳトランジスタ３及び
Ｎ−ＭＯＳトランジスタ４，５が動作する。
【０００５】いま、Ｐ−ＭＯＳトランジスタ３が導通状
態，Ｎ−ＭＯＳトランジスタ４，５が遮断状態となるよ
うな信号が入力ピン１から入力されたと仮定する。この
場合、Ｐ−ＭＯＳトランジスタ３の導通により、Ｎ−Ｍ
ＯＳトランジスタ６のゲートとバイポーラトランジスタ
７のベースは電源端子から与えられる電源電圧と同電位
となり、Ｎ−ＭＯＳトランジスタ６およびバイポーラト
ランジスタ７は導通する。一方、バイポーラトランジス
タ８のベースはＮ−ＭＯＳトランジスタ６の導通によっ
て接地レベルとなり、バイポーラトランジスタ８は遮断
される。したがって、出力ピン２０からは電源端子から
与えられる電源電圧がバイポーラトランジスタ７を介し
て出力される。
態，Ｎ−ＭＯＳトランジスタ４，５が遮断状態となるよ
うな信号が入力ピン１から入力されたと仮定する。この
場合、Ｐ−ＭＯＳトランジスタ３の導通により、Ｎ−Ｍ
ＯＳトランジスタ６のゲートとバイポーラトランジスタ
７のベースは電源端子から与えられる電源電圧と同電位
となり、Ｎ−ＭＯＳトランジスタ６およびバイポーラト
ランジスタ７は導通する。一方、バイポーラトランジス
タ８のベースはＮ−ＭＯＳトランジスタ６の導通によっ
て接地レベルとなり、バイポーラトランジスタ８は遮断
される。したがって、出力ピン２０からは電源端子から
与えられる電源電圧がバイポーラトランジスタ７を介し
て出力される。
【０００６】逆に、Ｐ−ＭＯＳトランジスタ３が遮断状
態，Ｎ−ＭＯＳトランジスタ４，５が導通状態となるよ
うな信号が入力ピン１から入力されたと仮定する。この
場合、Ｎ−ＭＯＳトランジスタ４の導通により、Ｎ−Ｍ
ＯＳトランジスタ６のゲートとバイポーラトランジスタ
７のベースは接地レベルとなり、Ｎ−ＭＯＳトランジス
タ６およびバイポーラトランジスタ７は遮断される。一
方、バイポーラトランジスタ８のベースはＮ−ＭＯＳト
ランジスタ５の導通によって電源端子から与えられる電
源電圧と同電位となり、バイポーラトランジスタ８は導
通する。したがって、出力ピン２０からは接地レベルが
バイポーラトランジスタ８を介して出力される。
態，Ｎ−ＭＯＳトランジスタ４，５が導通状態となるよ
うな信号が入力ピン１から入力されたと仮定する。この
場合、Ｎ−ＭＯＳトランジスタ４の導通により、Ｎ−Ｍ
ＯＳトランジスタ６のゲートとバイポーラトランジスタ
７のベースは接地レベルとなり、Ｎ−ＭＯＳトランジス
タ６およびバイポーラトランジスタ７は遮断される。一
方、バイポーラトランジスタ８のベースはＮ−ＭＯＳト
ランジスタ５の導通によって電源端子から与えられる電
源電圧と同電位となり、バイポーラトランジスタ８は導
通する。したがって、出力ピン２０からは接地レベルが
バイポーラトランジスタ８を介して出力される。
【０００７】このとき、出力ピン２０はある電位を持っ
ているため、この電位を引き抜くためにバイポーラトラ
ンジスタ８としては、比較的大きな電流を流す大電流駆
動用トランジスタを必要とする。
ているため、この電位を引き抜くためにバイポーラトラ
ンジスタ８としては、比較的大きな電流を流す大電流駆
動用トランジスタを必要とする。
【０００８】
【発明が解決しようとする課題】従来のＴＴＬ出力回路
は以上のように構成されているので、図４の出力波形２
２に示すように、大電流駆動用トランジスタ８による出
力ピン２０の電位の引抜きによってリンギングが大きく
なる。また、大電流駆動用トランジスタ８の代わりに駆
動能力の小さいトランジスタを使用すると、入力波形２
１に対する出力波形２２の遅延が大きくなり、それによ
って出力ピン２０の電位が完全に引き抜かれずに、再び
高レベルに切り替わってしまうという問題点があった。
は以上のように構成されているので、図４の出力波形２
２に示すように、大電流駆動用トランジスタ８による出
力ピン２０の電位の引抜きによってリンギングが大きく
なる。また、大電流駆動用トランジスタ８の代わりに駆
動能力の小さいトランジスタを使用すると、入力波形２
１に対する出力波形２２の遅延が大きくなり、それによ
って出力ピン２０の電位が完全に引き抜かれずに、再び
高レベルに切り替わってしまうという問題点があった。
【０００９】この発明は上記のような問題点を解決する
ためになされたもので、大電流の駆動及びリンギングの
低減が可能であり、しかも入力波形に対する出力波形の
遅延が従来回路と同一の出力回路を得ることを目的とし
ている。
ためになされたもので、大電流の駆動及びリンギングの
低減が可能であり、しかも入力波形に対する出力波形の
遅延が従来回路と同一の出力回路を得ることを目的とし
ている。
【００１０】
【課題を解決するための手段】この発明に係る出力回路
は、出力端子と低電位電源端子の間に設けられ、出力端
子の電位が高レベルから低レベルに変化すべきときに導
通する、比較的電流駆動能力の小さい第１のトランジス
タと、出力端子と低電位電源端子の間に設けられ、第１
のトランジスタの導通後、若干の時間経過後に導通する
、比較的電流駆動能力の大きい第２のトランジスタとを
備えて構成されている。
は、出力端子と低電位電源端子の間に設けられ、出力端
子の電位が高レベルから低レベルに変化すべきときに導
通する、比較的電流駆動能力の小さい第１のトランジス
タと、出力端子と低電位電源端子の間に設けられ、第１
のトランジスタの導通後、若干の時間経過後に導通する
、比較的電流駆動能力の大きい第２のトランジスタとを
備えて構成されている。
【００１１】
【作用】この発明においては、比較的電流駆動能力の小
さい第１のトランジスタを出力端子と低電位電源端子の
間に設け、出力端子の電位が高レベルから低レベルに変
化すべきときに導通させるとともに、比較的電流駆動能
力の大きい第２のトランジスタを出力端子と低電位電源
端子の間に設け、第１のトランジスタの導通後、若干の
時間経過後に導通させているので、出力端子上の電位が
最初は小さく続いて大きく２段階に渡って引き抜かれる
。
さい第１のトランジスタを出力端子と低電位電源端子の
間に設け、出力端子の電位が高レベルから低レベルに変
化すべきときに導通させるとともに、比較的電流駆動能
力の大きい第２のトランジスタを出力端子と低電位電源
端子の間に設け、第１のトランジスタの導通後、若干の
時間経過後に導通させているので、出力端子上の電位が
最初は小さく続いて大きく２段階に渡って引き抜かれる
。
【００１２】
【実施例】図１はこの発明の一実施例を示すＢｉ−ＣＭ
ＯＳ構造を持つＴＴＬ出力回路の回路図である。同図に
示すように、入力ピン１がインバータ回路２の入力端子
に接続されており、インバータ回路２の出力端子がＰ−
ＭＯＳトランジスタ３及びＮ−ＭＯＳトランジスタ４，
５のゲートに接続されている。また、Ｐ−ＭＯＳトラン
ジスタ３のソースが電源端子に接続されており、Ｎ−Ｍ
ＯＳトランジスタ４のソースが接地されている。さらに
、Ｐ−ＭＯＳトランジスタ３のドレインとＮ−ＭＯＳト
ランジスタ４のドレインが抵抗７を介して接続されてい
る。Ｐ−ＭＯＳトランジスタ３のドレインはまた、Ｐ−
ＭＯＳトランジスタ１３のゲート，Ｎ−ＭＯＳトランジ
スタ６，１６のゲートとバイポーラＮＰＮトランジスタ
７のベースにも接続されている。さらに、Ｎ−ＭＯＳト
ランジスタ５のドレインは出力ピン２０に接続されてお
り、Ｎ−ＭＯＳトランジスタ６のソースは接地されてい
る。また、Ｎ−ＭＯＳトランジスタ５のソースとＮ−Ｍ
ＯＳトランジスタ６のドレインが抵抗１０を介して接続
されている。Ｎ−ＭＯＳトランジスタ６のドレインはま
た、バイポーラＮＰＮトランジスタ１４のベースに接続
されている。
ＯＳ構造を持つＴＴＬ出力回路の回路図である。同図に
示すように、入力ピン１がインバータ回路２の入力端子
に接続されており、インバータ回路２の出力端子がＰ−
ＭＯＳトランジスタ３及びＮ−ＭＯＳトランジスタ４，
５のゲートに接続されている。また、Ｐ−ＭＯＳトラン
ジスタ３のソースが電源端子に接続されており、Ｎ−Ｍ
ＯＳトランジスタ４のソースが接地されている。さらに
、Ｐ−ＭＯＳトランジスタ３のドレインとＮ−ＭＯＳト
ランジスタ４のドレインが抵抗７を介して接続されてい
る。Ｐ−ＭＯＳトランジスタ３のドレインはまた、Ｐ−
ＭＯＳトランジスタ１３のゲート，Ｎ−ＭＯＳトランジ
スタ６，１６のゲートとバイポーラＮＰＮトランジスタ
７のベースにも接続されている。さらに、Ｎ−ＭＯＳト
ランジスタ５のドレインは出力ピン２０に接続されてお
り、Ｎ−ＭＯＳトランジスタ６のソースは接地されてい
る。また、Ｎ−ＭＯＳトランジスタ５のソースとＮ−Ｍ
ＯＳトランジスタ６のドレインが抵抗１０を介して接続
されている。Ｎ−ＭＯＳトランジスタ６のドレインはま
た、バイポーラＮＰＮトランジスタ１４のベースに接続
されている。
【００１３】電源端子が抵抗１１の一方端子に接続され
ており、抵抗１１の他方端子と抵抗１２の一方端子が接
続されている。抵抗１１の他方端子と抵抗１２の一方端
子はさらに、出力ピン２０とＮ−ＭＯＳトランジスタ５
のドレインに接続されている。抵抗１２の他方端子はＰ
−ＭＯＳトランジスタ１３のソースに接続されており、
Ｐ−ＭＯＳトランジスタ１３のドレインがバイポーラト
ランジスタ１４のコレクタに接続されている。
ており、抵抗１１の他方端子と抵抗１２の一方端子が接
続されている。抵抗１１の他方端子と抵抗１２の一方端
子はさらに、出力ピン２０とＮ−ＭＯＳトランジスタ５
のドレインに接続されている。抵抗１２の他方端子はＰ
−ＭＯＳトランジスタ１３のソースに接続されており、
Ｐ−ＭＯＳトランジスタ１３のドレインがバイポーラト
ランジスタ１４のコレクタに接続されている。
【００１４】バイポーラトランジスタ７のコレクタは電
源端子に接続されており、バイポーラＮＰＮトランジス
タ１９のエミッタは接地されている。また、バイポーラ
トランジスタ７のエミッタとバイポーラトランジスタ１
９のコレクタが接続されている。バイポーラトランジス
タ７のエミッタとバイポーラトランジスタ１９のコレク
タはさらに、出力ピン２０に接続されている。バイポー
ラトランジスタ１４のエミッタは抵抗１５を介して接地
されている。また、バイポーラトランジスタ１４のコレ
クタがＭ−ＭＯＳトランジスタ１６のドレイン，バイポ
ーラＮＰＮトランジスタ１８のベースと抵抗１７の一方
端子に接続されており、抵抗１７の他方端子がバイポー
ラトランジスタ１８のエミッタとバイポーラトランジス
タ１９のベースに接続されている。Ｎ−ＭＯＳトランジ
スタ１６のソースは接地されている。
源端子に接続されており、バイポーラＮＰＮトランジス
タ１９のエミッタは接地されている。また、バイポーラ
トランジスタ７のエミッタとバイポーラトランジスタ１
９のコレクタが接続されている。バイポーラトランジス
タ７のエミッタとバイポーラトランジスタ１９のコレク
タはさらに、出力ピン２０に接続されている。バイポー
ラトランジスタ１４のエミッタは抵抗１５を介して接地
されている。また、バイポーラトランジスタ１４のコレ
クタがＭ−ＭＯＳトランジスタ１６のドレイン，バイポ
ーラＮＰＮトランジスタ１８のベースと抵抗１７の一方
端子に接続されており、抵抗１７の他方端子がバイポー
ラトランジスタ１８のエミッタとバイポーラトランジス
タ１９のベースに接続されている。Ｎ−ＭＯＳトランジ
スタ１６のソースは接地されている。
【００１５】次に動作について説明する。図１は図２に
示すＴＴＬ出力回路の動作を示すタイミングチャートで
ある。図中、波形２１は入力ピン１に入力される信号の
波形を示し、波形２３は出力ピン２０から出力される信
号の波形を示している。入力ピン１からは波形２１に示
すようなある論理レベルをもった信号が入力され、これ
がインバータ回路２によって反転される。反転された信
号の論理レベルに応じてＰ−ＭＯＳトランジスタ３及び
Ｎ−ＭＯＳトランジスタ４，５が動作する。
示すＴＴＬ出力回路の動作を示すタイミングチャートで
ある。図中、波形２１は入力ピン１に入力される信号の
波形を示し、波形２３は出力ピン２０から出力される信
号の波形を示している。入力ピン１からは波形２１に示
すようなある論理レベルをもった信号が入力され、これ
がインバータ回路２によって反転される。反転された信
号の論理レベルに応じてＰ−ＭＯＳトランジスタ３及び
Ｎ−ＭＯＳトランジスタ４，５が動作する。
【００１６】いま、Ｐ−ＭＯＳトランジスタ３が導通状
態，Ｎ−ＭＯＳトランジスタ４，５が遮断状態となるよ
うな信号が入力ピン１から入力されたと仮定する。この
場合、Ｐ−ＭＯＳトランジスタ３の導通により、Ｎ−Ｍ
ＯＳトランジスタ６，１６とＰ−ＭＯＳトランジスタ１
３のゲート及びバイポーラトランジスタ７のベースは電
源端子から与えられる電源電圧と同電位となり、Ｎ−Ｍ
ＯＳトランジスタ６，１６とバイポーラトランジスタ７
が導通し、Ｐ−ＭＯＳトランジスタ１３が遮断される。 したがって、バイポーラトランジスタ１４のベース電位
，コレクタ電位は接地レベルとなり、バイポーラトラン
ジスタ１４は遮断される。また、バイポーラトランジス
タ１８，１９のベース電位も接地レベルになり、バイポ
ーラトランジスタ１８，１９は遮断される。なお、この
ときＰ−ＭＯＳトランジスタ１３が存在しないと、電源
端子と接地間に抵抗１１，１２によって決まる電流が流
れるため、バイポーラトランジスタ１８，１９が導通し
てしまう。このため、Ｐ−ＭＯＳトランジスタ１３はス
イッチとして必要になる。
態，Ｎ−ＭＯＳトランジスタ４，５が遮断状態となるよ
うな信号が入力ピン１から入力されたと仮定する。この
場合、Ｐ−ＭＯＳトランジスタ３の導通により、Ｎ−Ｍ
ＯＳトランジスタ６，１６とＰ−ＭＯＳトランジスタ１
３のゲート及びバイポーラトランジスタ７のベースは電
源端子から与えられる電源電圧と同電位となり、Ｎ−Ｍ
ＯＳトランジスタ６，１６とバイポーラトランジスタ７
が導通し、Ｐ−ＭＯＳトランジスタ１３が遮断される。 したがって、バイポーラトランジスタ１４のベース電位
，コレクタ電位は接地レベルとなり、バイポーラトラン
ジスタ１４は遮断される。また、バイポーラトランジス
タ１８，１９のベース電位も接地レベルになり、バイポ
ーラトランジスタ１８，１９は遮断される。なお、この
ときＰ−ＭＯＳトランジスタ１３が存在しないと、電源
端子と接地間に抵抗１１，１２によって決まる電流が流
れるため、バイポーラトランジスタ１８，１９が導通し
てしまう。このため、Ｐ−ＭＯＳトランジスタ１３はス
イッチとして必要になる。
【００１７】バイポーラトランジスタ７の導通により、
出力ピン２０には電源電圧からバイポーラトランジスタ
７のベース・エミッタ間電圧を差し引いた高レベルの電
圧が出力される。
出力ピン２０には電源電圧からバイポーラトランジスタ
７のベース・エミッタ間電圧を差し引いた高レベルの電
圧が出力される。
【００１８】逆に、Ｐ−ＭＯＳトランジスタ３が遮断状
態，Ｎ−ＭＯＳトランジスタ４，５が導通状態となるよ
うな信号が入力ピン１から入力されたと仮定する。この
場合、Ｎ−ＭＯＳトランジスタ４の導通により、Ｎ−Ｍ
ＯＳトランジスタ６，１６とＰ−ＭＯＳトランジスタ１
３のゲート及びバイポーラトランジスタ７のベースは接
地レベルとなり、Ｎ−ＭＯＳトランジスタ６，１６及び
バイポーラトランジスタ７が遮断され、Ｐ−ＭＯＳトラ
ンジスタ１３は導通する。Ｐ−ＭＯＳトランジスタ１３
はＮ−ＭＯＳトランジスタ４，５の導通の後に導通する
ので、Ｎ−ＭＯＳトランジスタ５はＰ−ＭＯＳトランジ
スタ１３より早いタイミングで導通する。したがって、
出力ピン２０上の電位がＮ−ＭＯＳトランジスタ５，抵
抗１０を介して、まずバイポーラトランジスタ１４のベ
ースに与えられ、バイポーラトランジスタ１４は導通す
る。バイポーラトランジスタ１４が導通したときのバイ
ポーラトランジスタ１４のコレクタ電位は、バイポーラ
トランジスタ１８，１９が遮断できるように、抵抗１５
を流れる電流によって決められている。したがって、出
力ピン２０上の電位が抵抗１２，Ｐ−ＭＯＳトランジス
タ１３，バイポーラトランジスタ１４，抵抗１５を介し
て引き抜かれる。このとき、バイポーラトランジスタ１
４には、出力ピン２０上の電位を完全に引き抜くほどの
電流駆動能力はない。
態，Ｎ−ＭＯＳトランジスタ４，５が導通状態となるよ
うな信号が入力ピン１から入力されたと仮定する。この
場合、Ｎ−ＭＯＳトランジスタ４の導通により、Ｎ−Ｍ
ＯＳトランジスタ６，１６とＰ−ＭＯＳトランジスタ１
３のゲート及びバイポーラトランジスタ７のベースは接
地レベルとなり、Ｎ−ＭＯＳトランジスタ６，１６及び
バイポーラトランジスタ７が遮断され、Ｐ−ＭＯＳトラ
ンジスタ１３は導通する。Ｐ−ＭＯＳトランジスタ１３
はＮ−ＭＯＳトランジスタ４，５の導通の後に導通する
ので、Ｎ−ＭＯＳトランジスタ５はＰ−ＭＯＳトランジ
スタ１３より早いタイミングで導通する。したがって、
出力ピン２０上の電位がＮ−ＭＯＳトランジスタ５，抵
抗１０を介して、まずバイポーラトランジスタ１４のベ
ースに与えられ、バイポーラトランジスタ１４は導通す
る。バイポーラトランジスタ１４が導通したときのバイ
ポーラトランジスタ１４のコレクタ電位は、バイポーラ
トランジスタ１８，１９が遮断できるように、抵抗１５
を流れる電流によって決められている。したがって、出
力ピン２０上の電位が抵抗１２，Ｐ−ＭＯＳトランジス
タ１３，バイポーラトランジスタ１４，抵抗１５を介し
て引き抜かれる。このとき、バイポーラトランジスタ１
４には、出力ピン２０上の電位を完全に引き抜くほどの
電流駆動能力はない。
【００１９】次に、出力ピン２０上の電位がある程度引
き抜かれると、バイポーラトランジスタ１４のベース電
位が下がり、バイポーラトランジスタ１４は遮断される
。バイポーラトランジスタ１４が遮断されたときのバイ
ポーラトランジスタ１４のコレクタ電位は、バイポーラ
トランジスタ１８，１９を導通できるように、抵抗１１
，１２を流れる電流によって決められている。したがっ
て、バイポーラトランジスタ１４が遮断された後は、バ
イポーラトランジスタ１８，１９が導通し、バイポーラ
トランジスタ１４によってある程度引き抜かれた出力ピ
ン２０上の電位がダーリントン接続されたバイポーラト
ランジスタ１８，１９によってさらに引き抜かれる。
き抜かれると、バイポーラトランジスタ１４のベース電
位が下がり、バイポーラトランジスタ１４は遮断される
。バイポーラトランジスタ１４が遮断されたときのバイ
ポーラトランジスタ１４のコレクタ電位は、バイポーラ
トランジスタ１８，１９を導通できるように、抵抗１１
，１２を流れる電流によって決められている。したがっ
て、バイポーラトランジスタ１４が遮断された後は、バ
イポーラトランジスタ１８，１９が導通し、バイポーラ
トランジスタ１４によってある程度引き抜かれた出力ピ
ン２０上の電位がダーリントン接続されたバイポーラト
ランジスタ１８，１９によってさらに引き抜かれる。
【００２０】ダーリントン接続されたバイポーラトラン
ジスタ１８，１９はバイポーラトランジスタ１４と比較
して電流駆動能力が大きく、出力ピン２０上の電位をさ
らに引き抜く。出力ピン２０上の電位が下がり、トラン
ジスタ１８のベース電位がトランジスタ１８のベース・
エミッタ間電圧とトランジスタ１９のベース・エミッタ
間電圧の和よりも低くなると、トランジスタ１８，１９
が遮断される。
ジスタ１８，１９はバイポーラトランジスタ１４と比較
して電流駆動能力が大きく、出力ピン２０上の電位をさ
らに引き抜く。出力ピン２０上の電位が下がり、トラン
ジスタ１８のベース電位がトランジスタ１８のベース・
エミッタ間電圧とトランジスタ１９のベース・エミッタ
間電圧の和よりも低くなると、トランジスタ１８，１９
が遮断される。
【００２１】以上説明したように、この発明によれば出
力ピン２０上の電位を比較的電流駆動能力の小さいバイ
ポーラトランジスタ１４で引き抜いた後に、比較的電流
駆動能力の大きいダーリントン接続されたバイポーラト
ランジスタ１８，１９で引き抜いているので、出力ピン
２０上にリンギングが発生しにくく、また入力ピン１に
与えられる電圧のタイミングと出力ピン２０から出力さ
れる電圧のタイミングとの間の遅延も従来回路で示した
ものと同等にすることができる。
力ピン２０上の電位を比較的電流駆動能力の小さいバイ
ポーラトランジスタ１４で引き抜いた後に、比較的電流
駆動能力の大きいダーリントン接続されたバイポーラト
ランジスタ１８，１９で引き抜いているので、出力ピン
２０上にリンギングが発生しにくく、また入力ピン１に
与えられる電圧のタイミングと出力ピン２０から出力さ
れる電圧のタイミングとの間の遅延も従来回路で示した
ものと同等にすることができる。
【００２２】
【発明の効果】以上のように、この発明によれば、出力
端子と低電位電源端子の間に設けられ、出力端子の電位
が高レベルから低レベルに変化すべきときに導通する、
比較的電流駆動能力の小さい第１のトランジスタと、出
力端子と低電位電源端子の間に設けられ、第１のトラン
ジスタの導通後、若干の時間経過後に導通する、比較的
電流駆動能力の大きい第２のトランジスタとを設けたの
で、出力端子上に発生するリンギングを防止することが
できるとともに出力の遅延も大きくならないという効果
がある。
端子と低電位電源端子の間に設けられ、出力端子の電位
が高レベルから低レベルに変化すべきときに導通する、
比較的電流駆動能力の小さい第１のトランジスタと、出
力端子と低電位電源端子の間に設けられ、第１のトラン
ジスタの導通後、若干の時間経過後に導通する、比較的
電流駆動能力の大きい第２のトランジスタとを設けたの
で、出力端子上に発生するリンギングを防止することが
できるとともに出力の遅延も大きくならないという効果
がある。
【図１】この発明の一実施例を示すＴＴＬ出力回路の回
路図である。
路図である。
【図２】図１に示すＴＴＬ出力回路の動作を示すタイミ
ングチャートである。
ングチャートである。
【図３】従来のＴＴＬ出力回路を示す回路図である。
【図４】図３に示すＴＴＬ出力回路の動作を示すタイミ
ングチャートである。
ングチャートである。
１ 入力ピン
２ インバータ回路
３〜６，１３，１６ ＭＯＳトランジスタ７，１４，
１８，１９ バイポーラトランジスタ９〜１２，１５
，１７ 抵抗 ２０ 出力ピン
１８，１９ バイポーラトランジスタ９〜１２，１５
，１７ 抵抗 ２０ 出力ピン
Claims (1)
- 【請求項１】 出力端子と低電位電源端子の間に設け
られ、前記出力端子の電位が高レベルから低レベルに変
化すべきときに導通する、比較的電流駆動能力の小さい
第１のトランジスタと、前記出力端子と前記低電位電源
端子の間に設けられ、前記第１のトランジスタの導通後
、若干の時間経過後に導通する、比較的電流駆動能力の
大きい第２のトランジスタとを備える出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124267A JPH04351116A (ja) | 1991-05-29 | 1991-05-29 | 出力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3124267A JPH04351116A (ja) | 1991-05-29 | 1991-05-29 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04351116A true JPH04351116A (ja) | 1992-12-04 |
Family
ID=14881110
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3124267A Pending JPH04351116A (ja) | 1991-05-29 | 1991-05-29 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04351116A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323715A (ja) * | 1989-06-20 | 1991-01-31 | Mitsubishi Electric Corp | 出力回路 |
-
1991
- 1991-05-29 JP JP3124267A patent/JPH04351116A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0323715A (ja) * | 1989-06-20 | 1991-01-31 | Mitsubishi Electric Corp | 出力回路 |
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