JPH0329417A

JPH0329417A - Ｔｔｌ論理ゲート

Info

Publication number: JPH0329417A
Application number: JP16351689A
Authority: JP
Inventors: Ichiro Akiba; 秋葉　一郎
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1989-06-26
Filing date: 1989-06-26
Publication date: 1991-02-07

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野コこの発明はバイポーラトランジスタで構成された論理回
路に関し、特に、そのスイッチング特性の改良に関する
ものである。

［従来の技術コ第３図に従来例を示す。図において２，　　４，　　６
，１０はｎｐｎ｝ランジスタのベース・コレクタ間をＳ
ＢＤ　（ショットキバリアダイオード）でクランブした
ＳＢＤクランブトランジスタであり、９は通常のｎｐｎ
　｝ランジスタである。トランジスタ６，９は大きな出
力電流供給能力を有しており、ダーリントン接続を構成
している。１，　　３，　　５，７，８は抵抗体であり
、消費電力とスイッチング速度との兼合いによって抵抗
値が選択されている。

上記各トランジスタおよびＳＢＤのサイズは、出力電流
，回路電流などを考慮して決められている。

次に動作について説明する。

この回路では、高レベル入力電圧ＩＮが印加されると、
ＳＢＤクランブトランジスタ２，１０はオン状態となり
、一方、ＳＢＤクランプトランジスタ６およびトランジ
スタ９はオフ状態となり出力は低レベル出力電圧ＯＵＴ
となる。また、入力電圧が低レベル入力電圧ＩＮの場合
には、ＳＢＤクランブトランジスタ２，１０はオフ状態
となり、ダーリントン接続のトランジスタ６，９はオン
して出力電流を流し、高レベル出力電圧ＯＵＴとなる。

従って、出力が低レベルから高レベルに変化するときの
伝搬遅延時間ｔ　ＰＬＨはＳＢＤクランブトランジスタ
１０のオン状態からオフ状態になる時間ｔ　ＯＦＦおよ
び出力負荷と出力電流とによって決まる。一般にトラン
ジスタはオン状態からオフ状態になる際ベース・コレク
タ間のミラー容量にチャージされた電荷がベース電流と
なるため、外部のベース電流をゼロにしてもしばらくの
間オフにならない。そこで従来回路では、ミラー容量に
チャージされた電荷をＳＢＤクランプトランジスタ１０
てはＳＢＤクランブトランジスタ４と抵抗３，５にディ
スチャーシさせている。

［発明が解決しようとする問題点］上述した従来の回路では、トランジスタ１０のミラー容
量の電荷をトランジスタ４と抵抗３，５とからなる回路
を介してディスチャージしているが、かかる方式ではデ
ィスチャージに、なお時間がかかり、この伝搬遅延時間
ｔ　ＰＬ｝ｌを短縮してスイッチングを高速化すること
は困難であるという欠点がある。

［問題点を解決するための手段］本願第１発明の要旨は、第１電源と第２電源との間に接
続されベースが入力ノードに接続された第１バイポーラ
トランジスタと、出力ノードと第２電源との間に接続さ
れベースが第１バイポーラトランジスタのエミツタに接
続された第２バイポーラトランジスタと、第１電源と出
力ノードとの間に接続されベースが第１ハイボーラトラ
ンジスタのコレクタに接続されたダーリントン接続回路
とを含みインバータとして機能するＴＴＬ論理ゲートに
おいて、第１バイポーラトランジスタのエミッタと第２
電源との間に接続されベースが抵抗体を介してダーリン
トン接続回路の初段を構成するバイポーラトランジスタ
のエミッタにｔ妾続された第３バイポーラトランジスタ
と、ダーリントン接続回路の初段を構成するバイポーラ
トランジスタのエミッタと第】バイポーラトランジスタ
のコレクタとの間に接続されたショットキバリアダイオ
ードとを有することである。

また、本願第２発明の要旨は、第１電源と第２電源との
間に接続されベースが入カノードに接続された第１バイ
ポーラトランジスタと、出力ノードと第２電源との間に
接続されベースが第１バイポーラトランジスタのエミッ
タに接続された第２バイポーラトランジスタと、第１電
源と出力ノードとの間に接続されベースが第１バイポー
ラトランジスタのコレクタに接続されたダーリントン接
続回路とを含みインバータとし・て機能するＴＴＬ論理
ゲートにおいて、第１バイポーラトランジスタのエミッ
タと第２電源との間に接続された第３バイポーラトラン
ジスタと、第１電凋と第３バイポーラトランジスタのヘ
ースとの間に接続されベースが第１バイポーラトランジ
スタのコレクタに接続された第４トランジスタと、ダー
リントン接続回路の初段を構成するバイポーラトランジ
スタのエミッタと第４バイポーラトランジスタのエミッ
タとの間に接続されたショットキバリアダイオードとを
有することである。

［発明の作用コ上述した従来の回路に対し、本発明のＴＴＬ論理ゲート
では、第３バイポーラトランジスタを第２トランジスタ
と第２の電源との間に接続して入力信号が高レベルから
低レベルに変化するとき、第３バイポーラトランジスタ
をオンさせて、第２バイポーラトランジスタのミラー容
量にチャージされた電荷をディスチャージするようにし
、さらに、ダーリントン接続回路の初段バイポーラトラ
ンジスタのエミッタと第１バイポーラトランジスタのコ
レクタとの間にＳＢＤを設け、入力が高レベルから低レ
ベルに変化するとき、ダーリントン接続された次段のト
ランジスタのミラー容量にチャージされた電荷をディス
チャージする。

［実施例］第ｌ図に本発明の第１実施例を示す。従来例と同一構成
部分には同一符号を付し、説明は省略する。トランジス
タ１２はベースが抵抗７を介してダーリントントランジ
スタの初段のエミッタに、エミッタは第２の電源に接続
され、コレクタはトランジスタ１０のベースに接続され
ており、ＳＢＤによってクランブされているクランブト
ランジスタである。また、ＳＢＤ　１　３をトランジス
タ６のエミッタとトランジスタ２のコレクタの間に接続
する。

次に動作について説明する。

この回路では高レベル入力電圧ＩＮが印加されると、Ｓ
ＢＤクランブトランジスタ２，１０はオン状態となり、
出力ＯＵＴは低レベル出力電圧となる。また、入力が低
レベルから高レベルに変化するとき、トランジスタ９の
ミラー容量にチャーシされた電荷は、ＳＢＤ　１　３を
介してディスチャージされるため従来例よりもスイッチ
ングスピードは速くなっている。

一方、入力電圧ＩＮが低レベルになると、ＳＢＤクラン
ブトランジスタ２．１０はオフ状態となり、ダーリント
ン接続のトランジスタ６，９はオンして出力電流を流し
、急速に高レベル出力電圧ＯＵＴとなる。この時、ＳＢ
Ｄクランプトランジスタ１２がオンし、ＳＢＤクランブ
トランジスタ１０のミラー容量にチャージされた電荷を
高速でディスチャージする。従って、これにより伝搬遅
延時間を短縮してスイッチングを高速化することができ
る。

上記第１実施例は本願第１発明に関するものであり、Ｓ
ＢＤクランブトランジスタ２，　　１０．　　１２が第
ｌ〜第３バイポーラトランジスタを構成し、ＳＢＤ　１
　３がショットキバリアダイオードを構成する。さらに
、バイポーラトランジスタ６，９てダーリントン接続回
路を構成している。

第２図に本発明の第２実施例を示す。第２実施例におい
ても、従来例と同一構成には同一符号を付して説明を省
略する。ｐｎｐ｝ランジスタｌ６はエミッタがトランジ
スタ１０のベースに接続され、ベースがｐｎｐ｝ランジ
スタ１５のコレクタに接続され、コレクタが第２の電源
に接続されている。ｐｎｐ　｝ランシスタ１５のコレク
タとエミッタは抵抗１１．１４を介して第２の電源およ
び第１の電源にそれぞれ接続され、ベースはトランジス
タ２のコレクタに接続されている。また、ＳＢＤ１３は
ダーリントン接続された初段のトランジスタ６のエミッ
タとｐｎｐ｝ランジスタ１５のエミッタに接続されてい
る。ダーリントン接続された次段のトランジスタ９０ベ
ース・エミッタ間に抵抗７が挿入されている。その他は
第１実施例と同様である。

次に動作について説明する。入力ＩＮが低レベルから高
レベルに変化すると、ＳＢＤクランブトランジスタ２，
１０はオン状態となり、ｐｎｐ｝ランシスタ１５がオン
し、ｐｎｐトランジスタｌ６はオフする。このときトラ
ンジスタ９のミラー容量にチャージされた電荷はＳＢＤ
１３を通ってディスチャージされる。

一方、入力ＩＮが高レベルから低レヘルに変化するとＳ
ＢＤクランブトランジスタ２，１０はオフ状態となりダ
ーリントン接続されたトランジスタ６，９がオンし、高
レベル出力電圧ＯＵＴが発生し、ｐｎｐ｝ランジスタｌ
５がオフ、ｐｎｐ｝ランジスタ１６がオンし、ＳＢＤク
ランプトランジスタ１０のミラー容量にチャージされた
電荷がｐｎｐ　｝ランジスタ１６を通ってディスチャー
ジされる。

本実施例では、ｐｎｐ　｝ランジスタ１５を設けたこと
て高レベル出力電流に関係なく伝搬遅延時間を短縮して
スイッチングを高速化することができる。

上記第２実施例は本願第２発明に対応しており、ＳＢＤ
クランプハイボーラトランジスタ２，１０が第１，第２
パイボーラトランジスタを構成し、ｐｎｐ　｝ランジス
タ１６，１５が第３，第４ハイボーラトランジスタを構
成する。ＳＢＤ　Ｉ　３はショットキバリアダイオード
を、トランジスタ６，９がダーリントン接続回路をそれ
ぞれ構成している。

［発明の効果コ以上説明したように本発明によると第３バイポーラトラ
ンジスタを第２バイポーラトランジスタ゛のベースと第
２電源との間に接続したので、入力が高レベルから低レ
ベルに変化するとき、第３バイポーラトランジスタがオ
ンし、第２バイポーラトランジスタのミラー容量をディ
スチャージすることができ、上記第２のバイポーラトラ
ンジスタのミラー容量にチャージされた電荷を上記第３
バイポーラトランジスタにより急速にディスチャージす
ることができるので、従来回路に比へ伝搬遅延時間ｔ　
ＰＩＪＩを短縮してスイッチングを高速化することがで
きる効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第２実施例を示す回路図、第３図は従来例を示す
回路図である。ｌ３・・・・・・・ショットキバリアダイオード（Ｓ　
Ｂ　Ｄ）、２，　　４，　　６，　　１０．　　１２・・・・ＳＢ
Ｄクランブトランジスタ、１５．１６・・・・・・◆・ｎｐｎ｝ランジスタ、第１
図１，　　３．　　５，８，　　１１．　　１４・　・●　・・　・・抵抗。

Claims

【特許請求の範囲】

（１）第１電源と第２電源との間に接続されベースが入
力ノードに接続された第１バイポーラトランジスタと、
出力ノードと第２電源との間に接続されベースが第１バ
イポーラトランジスタのエミッタに接続された第２バイ
ポーラトランジスタと、第１電源と出力ノードとの間に
接続されベースが第１バイポーラトランジスタのコレク
タに接続されたダーリントン接続回路とを含みインバー
タとして機能するＴＴＬ論理ゲートにおいて、第１バイポーラトランジスタのエミッタと第２電源との
間に接続されベースが抵抗体を介してダーリントン接続
回路の初段を構成するバイポーラトランジスタのエミッ
タに接続された第３バイポーラトランジスタと、ダーリ
ントン接続回路の初段を構成するバイポーラトランジス
タのエミッタと第１バイポーラトランジスタのコレクタ
との間に接続されたショットキバリアダイオードとを有
することを特徴とするＴＴＬ論理ゲート。
（２）第１電源と第２電源との間に接続されベースが入
力ノードに接続された第１バイポーラトランジスタと、
出力ノードと第２電源との間に接続されベースが第１バ
イポーラトランジスタのエミッタに接続された第２バイ
ポーラトランジスタと、第１電源と出力ノードとの間に
接続されベースが第１バイポーラトランジスタのコレク
タに接続されたダーリントン接続回路とを含みインバー
タとして機能するＴＴＬ論理ゲートにおいて、第１バイポーラトランジスタのエミッタと第２電源との
間に接続された第３バイポーラトランジスタと、第１電
源と第３バイポーラトランジスタのベースとの間に接続
されベースが第１バイポーラトランジスタのコレクタに
接続された第４トランジスタと、ダーリントン接続回路
の初段を構成するバイポーラトランジスタのエミッタと
第４バイポーラトランジスタのエミッタとの間に接続さ
れたショットキバリアダイオードとを有することを特徴
とするＴＴＬ論理ゲート。