JPH0767074B2 - 出力電流駆動回路 - Google Patents
出力電流駆動回路Info
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- JPH0767074B2 JPH0767074B2 JP61096387A JP9638786A JPH0767074B2 JP H0767074 B2 JPH0767074 B2 JP H0767074B2 JP 61096387 A JP61096387 A JP 61096387A JP 9638786 A JP9638786 A JP 9638786A JP H0767074 B2 JPH0767074 B2 JP H0767074B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/12—Modifications for increasing the maximum permissible switched current
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/615—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors in a Darlington configuration
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- Electronic Switches (AREA)
- Semiconductor Integrated Circuits (AREA)
- Amplifiers (AREA)
Description
【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、インタフェースドライバ用などのバイポーラ
集積回路内に設けられる出力電流駆動回路に係り、特に
出力トランジスタがダーリントン接続された２個のNPN
形トランジスタからなる回路に関する。
集積回路内に設けられる出力電流駆動回路に係り、特に
出力トランジスタがダーリントン接続された２個のNPN
形トランジスタからなる回路に関する。
（従来の技術） バイポーラ集積回路の出力電流駆動回路の出力電流を大
きくするために、従来は、第４図に示すように出力トラ
ンジスタとして２個のNPN形トランジスタQ1,Q2をダーリ
ントン接続した回路や、第５図に示すように更に多数の
NPN形トランジスタQ1,Q2,…Qnをダーリントン接続した
回路が知られている。上記第４図において、入力端子１
の入力電流をIin、トランジスタQ1,Q2の各電流増幅率を
hFEQ1、hFEQ2で表わすと、出力端子２の出力電流Ioutは Iout＝Iin×hFEQ1×hFEQ2 …（１） となり、出力トランジスタQ1だけを用いた回路の出力電
流（Iin×hFEQ1）に比べてhFEQ2倍だけ大きくとれる。
また、上記トランジスタQ1,Q2の各ベース・エミッタ間
電圧をVBEQ1、VBEQ2で表わし、トランジスタQ1のコレク
タ・エミッタ間飽和電圧をVCE(SAT)Q1で表わすと、回路
の閾値電圧VTH、出力飽和電圧VCE(SAT)は VTH＝VBEQ1＋VBEQ2 …（２） VCE(SAT)＝VCE(SAT)Q1＋VBEQ2 …（３） となる。
きくするために、従来は、第４図に示すように出力トラ
ンジスタとして２個のNPN形トランジスタQ1,Q2をダーリ
ントン接続した回路や、第５図に示すように更に多数の
NPN形トランジスタQ1,Q2,…Qnをダーリントン接続した
回路が知られている。上記第４図において、入力端子１
の入力電流をIin、トランジスタQ1,Q2の各電流増幅率を
hFEQ1、hFEQ2で表わすと、出力端子２の出力電流Ioutは Iout＝Iin×hFEQ1×hFEQ2 …（１） となり、出力トランジスタQ1だけを用いた回路の出力電
流（Iin×hFEQ1）に比べてhFEQ2倍だけ大きくとれる。
また、上記トランジスタQ1,Q2の各ベース・エミッタ間
電圧をVBEQ1、VBEQ2で表わし、トランジスタQ1のコレク
タ・エミッタ間飽和電圧をVCE(SAT)Q1で表わすと、回路
の閾値電圧VTH、出力飽和電圧VCE(SAT)は VTH＝VBEQ1＋VBEQ2 …（２） VCE(SAT)＝VCE(SAT)Q1＋VBEQ2 …（３） となる。
一方、第５図の回路においては、ダーリントン接続され
た出力トランジスタの数が多いので、第４図の回路より
も更に大きな出力電流Ioutが得られる。しかし、上記第
５図の回路においては、トランジスタQ1,Q2…Qnの各閾
値電圧をVTH1、VTH2、…VTHnで表わし、トランジスタQ1
のコレクタ・エミッタ間飽和電圧を VCE(SAT)Q1で表わすと、回路の閾値電圧VTH、出力飽和
電圧VCE(SAT)は VTH＝VBEQ1＋VBEQ2＋…＋VBEQn …（４） VCE(SAT)＝VCE(SAT)Q1＋VBEQ2＋…＋VBEQn …（５） となり、ダーリントン接続のトランジスタ数を増やした
分だけVTH、VCE(SAT)大きくなるので、回路の使用上の
制限が大きくなる。即ち、閾値電圧VTHが大きいと回路
の動作電源電圧を大きくしなければならず、出力飽和電
圧VCE(SAT)が大きいと回路の消費電力が大きくなるので
発熱等が問題になる。
た出力トランジスタの数が多いので、第４図の回路より
も更に大きな出力電流Ioutが得られる。しかし、上記第
５図の回路においては、トランジスタQ1,Q2…Qnの各閾
値電圧をVTH1、VTH2、…VTHnで表わし、トランジスタQ1
のコレクタ・エミッタ間飽和電圧を VCE(SAT)Q1で表わすと、回路の閾値電圧VTH、出力飽和
電圧VCE(SAT)は VTH＝VBEQ1＋VBEQ2＋…＋VBEQn …（４） VCE(SAT)＝VCE(SAT)Q1＋VBEQ2＋…＋VBEQn …（５） となり、ダーリントン接続のトランジスタ数を増やした
分だけVTH、VCE(SAT)大きくなるので、回路の使用上の
制限が大きくなる。即ち、閾値電圧VTHが大きいと回路
の動作電源電圧を大きくしなければならず、出力飽和電
圧VCE(SAT)が大きいと回路の消費電力が大きくなるので
発熱等が問題になる。
そこで、第４図の回路構成を活かして、出力電流Ioutを
更に大きくする方法を考えた場合、ダーリントン接続出
力回路に供給される入力電流を大きくしたり、出力トラ
ンジスタQ1,Q2の電流能力を大きくする（特に、トラン
ジスタQ2の形状を大きくする）方法がある。しかし、前
者のように、入力電流を大きくする場合、ダーリントン
接続出力回路の前段の回路構成を変更しなければならな
い。また、後者のように、トランジスタQ1,Q2の電流能
力を大きくする場合、集積回路化に際してトランジスタ
Q1,Q2のサイズを大きくする必要がある。このため、チ
ップサイズが大きくなってチップコストがかなり上昇す
るのであまり得策ではない。
更に大きくする方法を考えた場合、ダーリントン接続出
力回路に供給される入力電流を大きくしたり、出力トラ
ンジスタQ1,Q2の電流能力を大きくする（特に、トラン
ジスタQ2の形状を大きくする）方法がある。しかし、前
者のように、入力電流を大きくする場合、ダーリントン
接続出力回路の前段の回路構成を変更しなければならな
い。また、後者のように、トランジスタQ1,Q2の電流能
力を大きくする場合、集積回路化に際してトランジスタ
Q1,Q2のサイズを大きくする必要がある。このため、チ
ップサイズが大きくなってチップコストがかなり上昇す
るのであまり得策ではない。
（発明が解決しようとする問題点） 本発明は上記したように出力電流を大きくする場合の問
題点を解決するためになされたものであり、出力回路の
前段の回路を変更する必要がなく、しかも、チップサイ
ズの増大、チップコストの上昇を抑えて、出力電流を大
きくとり得るバイポーラ集積回路の出力電流駆動回路を
提供することを目的とする。
題点を解決するためになされたものであり、出力回路の
前段の回路を変更する必要がなく、しかも、チップサイ
ズの増大、チップコストの上昇を抑えて、出力電流を大
きくとり得るバイポーラ集積回路の出力電流駆動回路を
提供することを目的とする。
［発明の構成］ （問題点を解決するための手段） 本発明の出力電流駆動回路は２個のNPN形トランジスタ
をダーリントン接続した出力回路を用い、その入力端を
電流入力端子に接続し、その出力端を電流出力端子に接
続し、上記出力回路の後段トランジスタのオン状態のと
きを検出する検出回路を設け、この検出回路の検出出力
によりオン状態に駆動されて出力電流を発生する補助回
路を設け、この補助回路の出力電流を前記出力回路の初
段トランジスタのベースに供給するように構成し、集積
回路内に設けたことを特徴とするものである。
をダーリントン接続した出力回路を用い、その入力端を
電流入力端子に接続し、その出力端を電流出力端子に接
続し、上記出力回路の後段トランジスタのオン状態のと
きを検出する検出回路を設け、この検出回路の検出出力
によりオン状態に駆動されて出力電流を発生する補助回
路を設け、この補助回路の出力電流を前記出力回路の初
段トランジスタのベースに供給するように構成し、集積
回路内に設けたことを特徴とするものである。
（作用） 出力回路の後段トランジスタがオン状態のときには、検
出回路の検出出力により補助回路が動作し、その出力電
流を出力回路の初段トランジスタのベースに流し込む。
これによって上記初段トランジスタはベース電流が増え
るので出力回路の動作は一層飽和領域に入り、出力飽和
電圧が小さくなり、前記電流出力端子に流れる出力電流
が大きくなる。この場合、出力回路の前段の回路を変更
したり、ダーリントン接続されたトランジスタのサイズ
を特に大きくしなくても、検出回路、補助回路を付加す
るだけでよいので、チップサイズの増大、チップコスト
の上昇は少なくて済む。
出回路の検出出力により補助回路が動作し、その出力電
流を出力回路の初段トランジスタのベースに流し込む。
これによって上記初段トランジスタはベース電流が増え
るので出力回路の動作は一層飽和領域に入り、出力飽和
電圧が小さくなり、前記電流出力端子に流れる出力電流
が大きくなる。この場合、出力回路の前段の回路を変更
したり、ダーリントン接続されたトランジスタのサイズ
を特に大きくしなくても、検出回路、補助回路を付加す
るだけでよいので、チップサイズの増大、チップコスト
の上昇は少なくて済む。
（実施例） 以下、図面を参照して本発明の一実施例を詳細に説明す
る。
る。
第１図はバイポーラ集積回路内に設けられたNPN出力電
流駆動回路を示している。即ち、ダーリントン接続出力
回路10は、NPN形の２個の出力トランジスタQ1,Q2がダー
リントン接続されると共にそのコレクタ共通接続点が電
流出力端子２に接続され、前段トランジスタQ1のベース
が電流入力端子１に接続され、後段トランジスタQ2のエ
ミッタが接地されている。11は上記後段トランジスタQ2
のオン状態を検出するための後段オン状態検出回路であ
り、たとえば、後段トランジスタQ2のベース・エミッタ
間電圧を検出するように接続されている。12は上記検出
回路11によるオン検出出力電流I1によって電流出力I2を
発生するように動作が制御される出力回路駆動用補助回
路であり、上記電流出力I2を初段トランジスタQ1のベー
スに供給するように接続されている。
流駆動回路を示している。即ち、ダーリントン接続出力
回路10は、NPN形の２個の出力トランジスタQ1,Q2がダー
リントン接続されると共にそのコレクタ共通接続点が電
流出力端子２に接続され、前段トランジスタQ1のベース
が電流入力端子１に接続され、後段トランジスタQ2のエ
ミッタが接地されている。11は上記後段トランジスタQ2
のオン状態を検出するための後段オン状態検出回路であ
り、たとえば、後段トランジスタQ2のベース・エミッタ
間電圧を検出するように接続されている。12は上記検出
回路11によるオン検出出力電流I1によって電流出力I2を
発生するように動作が制御される出力回路駆動用補助回
路であり、上記電流出力I2を初段トランジスタQ1のベー
スに供給するように接続されている。
上記NPN出力電流駆動回路において、ダーリントン接続
出力回路10の入力電流Iinにより後段トランジスタQ2が
オン状態になると、そのオン状態を後段オン状態検出回
路11が検出し、その検出出力電流I1により出力回路駆動
用補助回路12をオン動作させ、この補助回路12の出力電
流I2を初段トランジスタQ1のベースに流し込むような動
作が行なわれる。これによって初段トランジスタQ1は
（入力電流Iin＋補助回路12の出力電流I2）のベース電
流が流れることになり、トランジスタQ1,Q2の動作は入
力電流のみの場合に比べて上記出力電流I2が余分に流れ
た分だけ飽和領域に入る。これによって、回路の出力飽
和電圧VCE(SAT)（＝初段トランジスタQ1のコレクタ・エ
ミッタ間飽和電圧VCE(SAT)Q1＋後段トランジスタQ2のベ
ース・エミッタ間電圧VBEQ2）が小さくなり、等価的に
出力抵抗が小さくなるので出力電流Ioutの伸びがよくな
る（Ioutを大きくとれる）。
出力回路10の入力電流Iinにより後段トランジスタQ2が
オン状態になると、そのオン状態を後段オン状態検出回
路11が検出し、その検出出力電流I1により出力回路駆動
用補助回路12をオン動作させ、この補助回路12の出力電
流I2を初段トランジスタQ1のベースに流し込むような動
作が行なわれる。これによって初段トランジスタQ1は
（入力電流Iin＋補助回路12の出力電流I2）のベース電
流が流れることになり、トランジスタQ1,Q2の動作は入
力電流のみの場合に比べて上記出力電流I2が余分に流れ
た分だけ飽和領域に入る。これによって、回路の出力飽
和電圧VCE(SAT)（＝初段トランジスタQ1のコレクタ・エ
ミッタ間飽和電圧VCE(SAT)Q1＋後段トランジスタQ2のベ
ース・エミッタ間電圧VBEQ2）が小さくなり、等価的に
出力抵抗が小さくなるので出力電流Ioutの伸びがよくな
る（Ioutを大きくとれる）。
したがって、上記回路によれば、ダーリントン接続出力
回路10のトランジスタQ1,Q2のサイズを特に大きくする
ことなく、後段オン状態検出回路11および補助回路12の
分だけチップサイズの増大を伴なうだけであり、チップ
コストの上昇は僅かである。また、出力回路10の前段の
回路を変更し、動作仕様として入力電流Iinを多く流す
ことなく、出力電流Ioutを大きくとることができるよう
になる。
回路10のトランジスタQ1,Q2のサイズを特に大きくする
ことなく、後段オン状態検出回路11および補助回路12の
分だけチップサイズの増大を伴なうだけであり、チップ
コストの上昇は僅かである。また、出力回路10の前段の
回路を変更し、動作仕様として入力電流Iinを多く流す
ことなく、出力電流Ioutを大きくとることができるよう
になる。
第２図の回路は、上記第１図の回路の一具体例を示すと
共にスイッチング動作スピードアップ用回路20を付加し
たものである。即ち、R1〜R5は誤動作防止用のリーク電
流吸収用抵抗素子であり、抵抗素子R1は初段トランジス
タQ1のベース・エミッタ間に接続されており、抵抗素子
R2は後段トランジスタQ2のベース・エミッタ間に接続さ
れている。後段オン状態検出回路11は、後段トランジス
タQ2のベースにベース電流制限用抵抗素子R6を介してNP
N形トランジスタQ3のベースが接続され、このトランジ
スタQ3のエミッタが接地され、このコレクタが検出出力
端となっている。出力回路駆動用補助回路12は、PNP形
トランジスタQ4のエミッタが前記出力端子２に接続さ
れ、そのベースが前記検出回路11のトランジスタQ3のコ
レクタに接続され、上記トランジスタQ4のコレクタにNP
N形トランジスタQ5のベースが接続され、このトランジ
スタQ5のコレクタが前記出力端子２に接続され、そのエ
ミッタが前記出力回路10の初段トランジスタQ1のベース
に接続されている。そして、前記PNP形トランジスタ
Q4、NPN形トランジスタQ5の各ベース・エミッタ間に対
応して抵抗素子R3、R4が接続されている。そして、スピ
ードアップ用回路20は、前記入力端子１にベースが接続
されると共にエミッタが前記出力回路10の後段トランジ
スタQ2のベースに接続されたPNP形トランジスタQ6と、
このトランジスタQ6のコレクタにベースが接続されると
共に前記検出回路11のトランジスタQ3のベースにコレク
タが接続され、エミッタは接地されたNPN形トランジス
タQ7と、このトランジスタQ7のベース・エミッタ間に接
続された抵抗素子R5とからなる。尚、前記入力端子１に
は、例えば図示せぬインバータ回路が接続され、このイ
ンバータ回路を介して入力端子１に電流が供給される。
また、前記出力端子２には、例えばソレノイド等の図示
せね負荷を介して回路の動作電源が接続されている。
共にスイッチング動作スピードアップ用回路20を付加し
たものである。即ち、R1〜R5は誤動作防止用のリーク電
流吸収用抵抗素子であり、抵抗素子R1は初段トランジス
タQ1のベース・エミッタ間に接続されており、抵抗素子
R2は後段トランジスタQ2のベース・エミッタ間に接続さ
れている。後段オン状態検出回路11は、後段トランジス
タQ2のベースにベース電流制限用抵抗素子R6を介してNP
N形トランジスタQ3のベースが接続され、このトランジ
スタQ3のエミッタが接地され、このコレクタが検出出力
端となっている。出力回路駆動用補助回路12は、PNP形
トランジスタQ4のエミッタが前記出力端子２に接続さ
れ、そのベースが前記検出回路11のトランジスタQ3のコ
レクタに接続され、上記トランジスタQ4のコレクタにNP
N形トランジスタQ5のベースが接続され、このトランジ
スタQ5のコレクタが前記出力端子２に接続され、そのエ
ミッタが前記出力回路10の初段トランジスタQ1のベース
に接続されている。そして、前記PNP形トランジスタ
Q4、NPN形トランジスタQ5の各ベース・エミッタ間に対
応して抵抗素子R3、R4が接続されている。そして、スピ
ードアップ用回路20は、前記入力端子１にベースが接続
されると共にエミッタが前記出力回路10の後段トランジ
スタQ2のベースに接続されたPNP形トランジスタQ6と、
このトランジスタQ6のコレクタにベースが接続されると
共に前記検出回路11のトランジスタQ3のベースにコレク
タが接続され、エミッタは接地されたNPN形トランジス
タQ7と、このトランジスタQ7のベース・エミッタ間に接
続された抵抗素子R5とからなる。尚、前記入力端子１に
は、例えば図示せぬインバータ回路が接続され、このイ
ンバータ回路を介して入力端子１に電流が供給される。
また、前記出力端子２には、例えばソレノイド等の図示
せね負荷を介して回路の動作電源が接続されている。
上記構成において、動作について説明する。後段トラン
ジスタQ2がオフ状態のときは、検出回路11のトランジス
タQ3はベース電流が十分に供給されないのでオフ状態で
あり、これにより出力回路駆動補助回路12もオフ状態で
ある。これに対して、前記入力端子１に入力電流Iinが
供給されると、トランジスタQ1がオン状態となり、これ
に伴いトランジスタQ2がオン状態となる。この入力電流
Iinが供給されてから出力回路駆動補助回路12が動作す
る以前、すなわち、第３図の出力電流Ioutがほぼ2A以下
の範囲において、トランジスタQ1は飽和領域以下で動作
している。前記トランジスタQ2のオンに伴い、検出回路
11のトランジスタQ3はベース電流が十分に供給されるの
でオン状態になり、これにより前記補助回路12もオン状
態になる。この場合、トランジスタQ3のベース・エミッ
タ間電圧をVBEQ3、トランジスタQ3、Q4、Q5の各電流増
幅率をhFEQ3、hFEQ4、hFEQ5で表わすと、検出回路出力
電流I1は I1＝（VBEQ2−VBEQ3）/R6×hFEQ3 …（６） となる。また、補助回路出力電流I2は I2＝I1×hFEQ4×hFEQ5 ＝（VBEQ2−VBEQ3）/R6×hFEQ3×hFEQ4×hFEQ5 …
（７） となる。上式（６）（７）では、リーク吸収用抵抗素子
R1〜R4に流れる電流は微小であるので無視している。
ジスタQ2がオフ状態のときは、検出回路11のトランジス
タQ3はベース電流が十分に供給されないのでオフ状態で
あり、これにより出力回路駆動補助回路12もオフ状態で
ある。これに対して、前記入力端子１に入力電流Iinが
供給されると、トランジスタQ1がオン状態となり、これ
に伴いトランジスタQ2がオン状態となる。この入力電流
Iinが供給されてから出力回路駆動補助回路12が動作す
る以前、すなわち、第３図の出力電流Ioutがほぼ2A以下
の範囲において、トランジスタQ1は飽和領域以下で動作
している。前記トランジスタQ2のオンに伴い、検出回路
11のトランジスタQ3はベース電流が十分に供給されるの
でオン状態になり、これにより前記補助回路12もオン状
態になる。この場合、トランジスタQ3のベース・エミッ
タ間電圧をVBEQ3、トランジスタQ3、Q4、Q5の各電流増
幅率をhFEQ3、hFEQ4、hFEQ5で表わすと、検出回路出力
電流I1は I1＝（VBEQ2−VBEQ3）/R6×hFEQ3 …（６） となる。また、補助回路出力電流I2は I2＝I1×hFEQ4×hFEQ5 ＝（VBEQ2−VBEQ3）/R6×hFEQ3×hFEQ4×hFEQ5 …
（７） となる。上式（６）（７）では、リーク吸収用抵抗素子
R1〜R4に流れる電流は微小であるので無視している。
前記トランジスタQ4、Q5がオンするとき、回路の出力飽
和電圧VCE(SAT)は式（７−１）及び図３に実線で示すよ
うである。
和電圧VCE(SAT)は式（７−１）及び図３に実線で示すよ
うである。
VBEQ1＋VBEQ2＋VCE(sat)Q4＋VBEQ5 …（７−１） すなわち、出力端子２に式（７−１）で示す以上の電圧
が前記動作電源から供給されることにより、トランジス
タQ4、Q5はオンして、電流I2をトランジスタQ1に供給す
ることができる。このため、トランジスタQ1は飽和領域
に入り、出力電流Ioutを増加できる。第３図の出力電流
2A以上の範囲において、実線で示す特性はこの状態を示
している。前記出力電流Ioutは次のようになる。
が前記動作電源から供給されることにより、トランジス
タQ4、Q5はオンして、電流I2をトランジスタQ1に供給す
ることができる。このため、トランジスタQ1は飽和領域
に入り、出力電流Ioutを増加できる。第３図の出力電流
2A以上の範囲において、実線で示す特性はこの状態を示
している。前記出力電流Ioutは次のようになる。
Iout＝hFEQ1×hFEQ2×（Iin＋I2） …（８） 一方、第４図に示す従来回路の出力電流Ioutは式（１）
に示す通りである。したがって、式（８）、式（１）を
比較して分かるように、この実施例によれば、トランジ
スタQ1のベース電流を従来に比べて大きくすることでき
るため、トランジスタQ2のチップサイズや入力電流Iin
を大きくすることなく、出力電流Ioutを増大できる。
に示す通りである。したがって、式（８）、式（１）を
比較して分かるように、この実施例によれば、トランジ
スタQ1のベース電流を従来に比べて大きくすることでき
るため、トランジスタQ2のチップサイズや入力電流Iin
を大きくすることなく、出力電流Ioutを増大できる。
また、スピードアップ用回路20は、入力電流Iinが零に
なったとき出力トランジスタQ2のベースに残った電荷を
引き抜き、出力トランジスタQ2及びトランジスタQ3を速
やかにオフ状態とする。したがって、検出回路11および
補助回路12の動作が停止するため、電流I2が出力トラン
ジスタQ1のベースに流れ続けることを解消できる。
なったとき出力トランジスタQ2のベースに残った電荷を
引き抜き、出力トランジスタQ2及びトランジスタQ3を速
やかにオフ状態とする。したがって、検出回路11および
補助回路12の動作が停止するため、電流I2が出力トラン
ジスタQ1のベースに流れ続けることを解消できる。
即ち、前述したインバータ回路が反転し、入力電流Iin
が零になると、入力端子１から入力電流Iin及び電流I2
が引き抜かれる。すると、トランジスタQ6がオン状態に
なり、これによりトランジスタQ7もオン状態になるた
め、トランジスタQ2のベースに残った電荷がトランジス
タQ7を介して引き抜かれる。したがって、出力トランジ
スタQ2がオフ状態になるとともに、検出回路11のトラン
ジスタQ3がオフ状態となり、補助回路12の動作を停止さ
せる。このような動作によって、入力端子１のスイッチ
入力信号の変化に対して出力端２の出力信号を高速で追
従することが可能になる。
が零になると、入力端子１から入力電流Iin及び電流I2
が引き抜かれる。すると、トランジスタQ6がオン状態に
なり、これによりトランジスタQ7もオン状態になるた
め、トランジスタQ2のベースに残った電荷がトランジス
タQ7を介して引き抜かれる。したがって、出力トランジ
スタQ2がオフ状態になるとともに、検出回路11のトラン
ジスタQ3がオフ状態となり、補助回路12の動作を停止さ
せる。このような動作によって、入力端子１のスイッチ
入力信号の変化に対して出力端２の出力信号を高速で追
従することが可能になる。
尚、第２図に示した回路における出力飽和電圧
VCE(SAT)、即ち、出力端子２の出力電圧と出力電流Iout
との関係について特性例を第３図中に実線で示し、対比
のために従来例の第４図の回路における特性例を点線で
示した。この特性例からも分かるように、ダーリントン
接続出力回路に入力電流Iinのみをベース電流として流
す従来例に比べて（入力電流Iin＋補助回路出力電流
I2）をベース電流として流す本実施例の場合は、出力飽
和電圧を小さく抑えて出力電流を著しく大きくとれる。
つまり、第４図に示す回路の出力電流をIout1、出力電
圧をVout1、第１図、第２図に示す回路の出力電流をI
out2、出力電圧をVout2とし、Iout1＝Iout2とした場
合、式（１）より、 hFE1＝Iout1/Iin …（９） 但し、hFE1＝hFEQ1×hFEQ2 式（８）より、 hFE2＝Iout2/（Iin＋I2） …（10） 但し、hFE2＝hFEQ1×hFEQ2 Iout1＝Iout2と考えているため、式（９）（10）より、 hFE1＞＞hFE2 となる。hFEが大きい程、トランジスタのコレクタ飽和
電圧、すなわち、出力電圧は大きくなるため Iout1＞＞Iout2 となる。このように、この実施例の場合、トランジスタ
Q2のオンに伴って出力回路駆動用補助回路12から初段の
トランジスタQ1のベースに出力電流I2を供給しているた
め、等価的にトランジスタQ1、Q2による電流増幅率hFE2
を小さくすることができ、従来に比べて出力電圧の増加
を小さく抑えて、出力電流を大きくできる。
VCE(SAT)、即ち、出力端子２の出力電圧と出力電流Iout
との関係について特性例を第３図中に実線で示し、対比
のために従来例の第４図の回路における特性例を点線で
示した。この特性例からも分かるように、ダーリントン
接続出力回路に入力電流Iinのみをベース電流として流
す従来例に比べて（入力電流Iin＋補助回路出力電流
I2）をベース電流として流す本実施例の場合は、出力飽
和電圧を小さく抑えて出力電流を著しく大きくとれる。
つまり、第４図に示す回路の出力電流をIout1、出力電
圧をVout1、第１図、第２図に示す回路の出力電流をI
out2、出力電圧をVout2とし、Iout1＝Iout2とした場
合、式（１）より、 hFE1＝Iout1/Iin …（９） 但し、hFE1＝hFEQ1×hFEQ2 式（８）より、 hFE2＝Iout2/（Iin＋I2） …（10） 但し、hFE2＝hFEQ1×hFEQ2 Iout1＝Iout2と考えているため、式（９）（10）より、 hFE1＞＞hFE2 となる。hFEが大きい程、トランジスタのコレクタ飽和
電圧、すなわち、出力電圧は大きくなるため Iout1＞＞Iout2 となる。このように、この実施例の場合、トランジスタ
Q2のオンに伴って出力回路駆動用補助回路12から初段の
トランジスタQ1のベースに出力電流I2を供給しているた
め、等価的にトランジスタQ1、Q2による電流増幅率hFE2
を小さくすることができ、従来に比べて出力電圧の増加
を小さく抑えて、出力電流を大きくできる。
なお、本発明は上記実施例に限られるものではなく、補
助回路12は２個のトランジスタQ4、Q5のうちNPN形トラ
ンジスタQ5を省略してPNP形トランジスタQ4のコレクタ
電流を出力電流I2として用いるようにしてもよく、ある
いは２個のPNP形トランジスタをダーリントン接続した
ものを用いてもよい。また、検出回路11はトランジスタ
Q3のベースを後段トランジスタQ2のベースに接続し、抵
抗素子R6を上記トランジスタQ3のエミッタ回路に挿入す
るように回路変更を行なってもよい。
助回路12は２個のトランジスタQ4、Q5のうちNPN形トラ
ンジスタQ5を省略してPNP形トランジスタQ4のコレクタ
電流を出力電流I2として用いるようにしてもよく、ある
いは２個のPNP形トランジスタをダーリントン接続した
ものを用いてもよい。また、検出回路11はトランジスタ
Q3のベースを後段トランジスタQ2のベースに接続し、抵
抗素子R6を上記トランジスタQ3のエミッタ回路に挿入す
るように回路変更を行なってもよい。
［発明の効果］ 上述したように本発明の出力電流駆動回路によれば、２
個のNPN形トランジスタをダーリントン接続してなる出
力回路を用いると共に若干の回路を付加することによっ
て、出力回路の前段の回路の変更の必要がなく、しか
も、チップサイズの増大、チップコストの上昇を抑え
て、出力電流を大きくとることが出来るので、インタフ
ェースドライバ用などのバイポーラ集積回路の実現上有
効である。
個のNPN形トランジスタをダーリントン接続してなる出
力回路を用いると共に若干の回路を付加することによっ
て、出力回路の前段の回路の変更の必要がなく、しか
も、チップサイズの増大、チップコストの上昇を抑え
て、出力電流を大きくとることが出来るので、インタフ
ェースドライバ用などのバイポーラ集積回路の実現上有
効である。
第１図は本発明の出力電流駆動回路の一実施例を示す構
成説明図、第２図は第１図の回路の一具体例にスピード
アップ回路を付加した回路を示す回路図、第３図は第２
図の回路の特性を従来例の回路の特性と対比して示す特
性図、第４図および第５図はそれぞれ従来の出力電流駆
動回路の相異なる例を示す回路図である。 １……入力端子、２……出力端子、10……ダーリントン
接続出力回路、11……後段オン状態検出回路、12……出
力回路駆動用補助回路、Q1〜Q7……トランジスタ、R6…
…抵抗。
成説明図、第２図は第１図の回路の一具体例にスピード
アップ回路を付加した回路を示す回路図、第３図は第２
図の回路の特性を従来例の回路の特性と対比して示す特
性図、第４図および第５図はそれぞれ従来の出力電流駆
動回路の相異なる例を示す回路図である。 １……入力端子、２……出力端子、10……ダーリントン
接続出力回路、11……後段オン状態検出回路、12……出
力回路駆動用補助回路、Q1〜Q7……トランジスタ、R6…
…抵抗。
Claims (5)
- 【請求項１】２個のNPN形トランジスタがダーリントン
接続されて電流出力端と所定電位端との間に接続され、
その初段トランジスタのベースが電流入力端子に接続さ
れたダーリントン出力回路と、 このダーリントン接続出力回路の後段トランジスタのベ
ースと前記所定電位端との間に接続され、この後段トラ
ンジスタのオン状態を検出して検出出力端から検出出力
を発生する後段オン状態検出回路と、 この後段オン状態検出回路の検出出力端と前記電流出力
端子との間に接続され、後段オン状態検出回路の検出出
力によりオン状態に駆動されて出力電流を発生し、この
出力電流を前記ダーリントン接続出力回路の初段のトラ
ンジスタのベースに供給する出力回路駆動用補助回路と
を具備することを特徴とする出力電流駆動回路。 - 【請求項２】前記後段オン状態検出回路は、前記後段ト
ランジスタのベース・エミッタ間電圧によりオン駆動さ
れるNPN形トランジスタ及びこのトランジスタのベース
入力側あるいはエミッタ側に接続された抵抗素子とを有
することを特徴とする特許請求の範囲第１項記載の出力
電流駆動回路。 - 【請求項３】前記出力回路駆動用補助回路は、前記後段
オン状態検出回路の検出出力端にベースが接続され、エ
ミッタが前記電流出力端子に接続されたPNP形トランジ
スタを有し、このPNP形トランジスタの電流出力あるい
はこの電流出力を他のトランジスタにより増幅した電流
出力を前記出力電流とするこを特徴とする特許請求の範
囲第１項記載の出力電流駆動回路。 - 【請求項４】入力端が前記電流 力端子に接続され、出
力端が前記後段トランジスタのベース及び前記後段オン
状態検出回路に接続され、前記電流入力端子に入力電流
がない場合に駆動され、後段トランジスタのベースに残
った電荷を引き抜き、後段トランジスタをオフ状態とす
るとともに、前記後段オン状態検出回路を非動作状態に
制御するスピードアップ回路をさらに具備することを特
徴とする特許請求の範囲第１項乃至第３項のいずれか１
項記載の出力電流駆動回路。 - 【請求項５】前記スピードアップ回路は、前記電流入力
端にベースが接続され、エミッタが前記ダーリントン接
続出力回路の後段トランジスタのベースに接続されたPN
P形トランジスタと、このPNP形トランジスタのコレクタ
にベースが接続され、エミッタが前記所定電位端に接続
され、コレクタが後段トランジスタのベースに接続され
るとともに、前記後段オン状態検出回路のオン状態検出
用トランジスタのベースに接続されたNPN形トランジス
タとを有することを特徴とする特許請求の範囲第４項記
載の出力電流駆動回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61096387A JPH0767074B2 (ja) | 1986-04-25 | 1986-04-25 | 出力電流駆動回路 |
| US07/021,700 US4764688A (en) | 1986-04-25 | 1987-03-04 | Output current darlington transistor driver circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61096387A JPH0767074B2 (ja) | 1986-04-25 | 1986-04-25 | 出力電流駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62253216A JPS62253216A (ja) | 1987-11-05 |
| JPH0767074B2 true JPH0767074B2 (ja) | 1995-07-19 |
Family
ID=14163548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61096387A Expired - Fee Related JPH0767074B2 (ja) | 1986-04-25 | 1986-04-25 | 出力電流駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4764688A (ja) |
| JP (1) | JPH0767074B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3739872A1 (de) * | 1987-11-25 | 1989-06-08 | Texas Instruments Deutschland | Integrierte schaltung |
| IT1228842B (it) * | 1989-02-21 | 1991-07-05 | Sgs Thomson Microelectronics | Circuito per la regolazione della corrente di base di un dispositivo di potenza a semiconduttore. |
| DE4029169A1 (de) * | 1990-09-14 | 1992-03-19 | Bosch Gmbh Robert | Darlington-schaltung mit mitteln zur erfassung einer leitungsunterbrechung in ihrem lastkreis |
| US6549061B2 (en) * | 2001-05-18 | 2003-04-15 | International Business Machines Corporation | Electrostatic discharge power clamp circuit |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3586877A (en) * | 1969-11-26 | 1971-06-22 | Efstratios J Aridas | Pulse summarizer circuit comprising plural capacitors and single constant current discharge means for pulse data on plural input channels |
| DE2852943C3 (de) * | 1978-12-07 | 1981-09-10 | Licentia Patent-Verwaltungs-Gmbh, 6000 Frankfurt | Anordnung mit einem verzögerungsbehafteten Halbleiterschalter |
| FR2470484A1 (fr) * | 1979-11-23 | 1981-05-29 | Thomson Csf | Procede de commande d'un montage darlington et montage darlington a faibles pertes |
| US4616144A (en) * | 1983-01-12 | 1986-10-07 | Kabushiki Kaisha Toshiba | High withstand voltage Darlington transistor circuit |
| DE3333653C1 (de) * | 1983-09-17 | 1985-03-14 | Danfoss A/S, Nordborg | Elektronische Schaltvorrichtung |
-
1986
- 1986-04-25 JP JP61096387A patent/JPH0767074B2/ja not_active Expired - Fee Related
-
1987
- 1987-03-04 US US07/021,700 patent/US4764688A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US4764688A (en) | 1988-08-16 |
| JPS62253216A (ja) | 1987-11-05 |
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| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |