JPH10107606A - パワーｍｏｓｆｅｔ用ドライバ - Google Patents
パワーｍｏｓｆｅｔ用ドライバInfo
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- JPH10107606A JPH10107606A JP8276898A JP27689896A JPH10107606A JP H10107606 A JPH10107606 A JP H10107606A JP 8276898 A JP8276898 A JP 8276898A JP 27689896 A JP27689896 A JP 27689896A JP H10107606 A JPH10107606 A JP H10107606A
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Abstract
(57)【要約】
【課題】 省消費電力でかつ高速スイッチをおこなうこ
とのできるパワーＭＯＳＦＥＴ用ドライバの提供にあ
る。 【解決手段】 直列に接続された出力トランジスタＱ
１，Ｑ２の接続点ＶＯからパワーＭＯＳＦＥＴ用の出力
信号を取り出す構成をとるパワーＭＯＳＦＥＴ用ドライ
バにおいて、出力トランジスタＱ１，Ｑ２の貫通を防止
する貫通防止用のトランジスタＱ１１を設けた。Ｑ１１
はＱ１のコレクタ電流に比例した電流をＱ２を駆動する
Ｑ４のベースに帰還させ、出力信号の立ち上がり時に、
Ｑ２のコレクタ・ベース間容量によるＱ２のベースへの
電流回り込みに基づく、出力トランジスタＱ１，Ｑ２の
電流貫通を、Ｑ２側をＯＦＦ状態にすることにより防止
する。
とのできるパワーＭＯＳＦＥＴ用ドライバの提供にあ
る。 【解決手段】 直列に接続された出力トランジスタＱ
１，Ｑ２の接続点ＶＯからパワーＭＯＳＦＥＴ用の出力
信号を取り出す構成をとるパワーＭＯＳＦＥＴ用ドライ
バにおいて、出力トランジスタＱ１，Ｑ２の貫通を防止
する貫通防止用のトランジスタＱ１１を設けた。Ｑ１１
はＱ１のコレクタ電流に比例した電流をＱ２を駆動する
Ｑ４のベースに帰還させ、出力信号の立ち上がり時に、
Ｑ２のコレクタ・ベース間容量によるＱ２のベースへの
電流回り込みに基づく、出力トランジスタＱ１，Ｑ２の
電流貫通を、Ｑ２側をＯＦＦ状態にすることにより防止
する。
Description
【０００１】
【発明の属する技術分野】本発明は、標準的なバイポー
ラプロセスにより、省消費電力、高速スイッチングを実
現するパワーＭＯＳＦＥＴ用ドライバに関するものであ
る。
ラプロセスにより、省消費電力、高速スイッチングを実
現するパワーＭＯＳＦＥＴ用ドライバに関するものであ
る。
【０００２】
【従来の技術】図２に、従来から用いられているパワー
ＭＯＳＦＥＴ用ドライバの代表的な回路例を示す。図に
おいて、Ｑ１、Ｑ２は出力トランジスタで、電源ＶＣＣ
と接地ＶＥＥ間にシリーズに接続されていて、その接続
点が出力端子ＶＯとなっている。また、Ｑ３は出力トラ
ンジスタＱ１を駆動するトランジスタ、Ｑ４は出力トラ
ンジスタＱ２を駆動するトランジスタ、Ｉ１、Ｉ２、Ｉ
３、Ｉ４は定電流源、ＶＩＨ、ＶＩＬは信号入力端子で
ある。
ＭＯＳＦＥＴ用ドライバの代表的な回路例を示す。図に
おいて、Ｑ１、Ｑ２は出力トランジスタで、電源ＶＣＣ
と接地ＶＥＥ間にシリーズに接続されていて、その接続
点が出力端子ＶＯとなっている。また、Ｑ３は出力トラ
ンジスタＱ１を駆動するトランジスタ、Ｑ４は出力トラ
ンジスタＱ２を駆動するトランジスタ、Ｉ１、Ｉ２、Ｉ
３、Ｉ４は定電流源、ＶＩＨ、ＶＩＬは信号入力端子で
ある。
【０００３】そして、端子ＶＩＨ、ＶＩＬにはそれぞれ
反転する信号が加えられる。例えば、ＶＩＨ端子に、ハ
イレベルの信号が印加される場合、端子ＶＩＬにはロー
レベル信号が印加され、出力端子ＶＯにはローレベルが
出力されるようになっている。
反転する信号が加えられる。例えば、ＶＩＨ端子に、ハ
イレベルの信号が印加される場合、端子ＶＩＬにはロー
レベル信号が印加され、出力端子ＶＯにはローレベルが
出力されるようになっている。
【０００４】この回路を高速で動作可能とするために
は、図中の電流源Ｉ１〜Ｉ４の電流を大きくする必要が
ある。これは、通常、ＩＣ内のＮＰＮトランジスタのベ
ース・エミッタ間、コレクタ・ベース間はＰＮジャンク
ションが形成され容量を持っていて、このトランジスタ
を急速にＯＮ・ＯＦＦさせるためには、このＰＮジャン
クション容量を急速に充放電させる必要がある。電流源
Ｉ１〜Ｉ４は定電流源であるから、これが大きければ大
きいほど、ＰＮジャンクション容量が急速に充電され高
速動作が可能となるからである。ところが、これはその
まま無信号時の消費電流ともなり、消費電流を増大させ
る結果となる。
は、図中の電流源Ｉ１〜Ｉ４の電流を大きくする必要が
ある。これは、通常、ＩＣ内のＮＰＮトランジスタのベ
ース・エミッタ間、コレクタ・ベース間はＰＮジャンク
ションが形成され容量を持っていて、このトランジスタ
を急速にＯＮ・ＯＦＦさせるためには、このＰＮジャン
クション容量を急速に充放電させる必要がある。電流源
Ｉ１〜Ｉ４は定電流源であるから、これが大きければ大
きいほど、ＰＮジャンクション容量が急速に充電され高
速動作が可能となるからである。ところが、これはその
まま無信号時の消費電流ともなり、消費電流を増大させ
る結果となる。
【０００５】そこで、図３に示すようなパワーＭＯＳＦ
ＥＴ用ドライバも用いられている。この回路は、出力ト
ランジスタＱ１、Ｑ２のコレクタ電流に比例した電流
を、トランジスタＱ５、Ｑ６、Ｑ７及びトランジスタＱ
８、Ｑ９、Ｑ１０によってそれぞれのベース電流として
帰還させることで、無信号時の消費電流を増加させるこ
となくスイッチ動作の高速化をおこなうことができるよ
うにしたものである。
ＥＴ用ドライバも用いられている。この回路は、出力ト
ランジスタＱ１、Ｑ２のコレクタ電流に比例した電流
を、トランジスタＱ５、Ｑ６、Ｑ７及びトランジスタＱ
８、Ｑ９、Ｑ１０によってそれぞれのベース電流として
帰還させることで、無信号時の消費電流を増加させるこ
となくスイッチ動作の高速化をおこなうことができるよ
うにしたものである。
【０００６】ベース電流として帰還させる構成は、先ず
トランジスタＱ５によって出力トランジスタＱ１の電流
をモニタする。トランジスタＱ１とＱ５のコレクタ電流
の比はトランジスタＱ１、Ｑ５のエミッタ面積の比とほ
ぼ同一となり、トランジスタＱ５のコレクタ電流はトラ
ンジスタＱ６、Ｑ７を介してトランジスタＱ１のベース
電流として帰還される。なお、トランジスタＱ６、Ｑ７
のコレクタ電流比も、トランジスタＱ１、Ｑ５同様、ベ
ース・エミッタ間電圧が同一のトランジスタであるた
め、そのコレクタ電流比はエミッタ面積の比とほぼ同一
となる。このため、出力トランジスタＱ１のコレクタ電
流に比例した電流がベース電流として帰還されることに
なる。なお、出力トランジスタＱ２に関しても同様であ
る。
トランジスタＱ５によって出力トランジスタＱ１の電流
をモニタする。トランジスタＱ１とＱ５のコレクタ電流
の比はトランジスタＱ１、Ｑ５のエミッタ面積の比とほ
ぼ同一となり、トランジスタＱ５のコレクタ電流はトラ
ンジスタＱ６、Ｑ７を介してトランジスタＱ１のベース
電流として帰還される。なお、トランジスタＱ６、Ｑ７
のコレクタ電流比も、トランジスタＱ１、Ｑ５同様、ベ
ース・エミッタ間電圧が同一のトランジスタであるた
め、そのコレクタ電流比はエミッタ面積の比とほぼ同一
となる。このため、出力トランジスタＱ１のコレクタ電
流に比例した電流がベース電流として帰還されることに
なる。なお、出力トランジスタＱ２に関しても同様であ
る。
【０００７】
【発明が解決しようとする課題】しかしながら、これら
の回路構成では、出力端子ＶＯがローレベルからハイレ
ベルへの変化に際しスイッチ動作が急峻である場合、ト
ランジスタＱ２ベース・コレクタ間容量により、本来Ｏ
ＦＦ状態であるべきトランジスタＱ２にベース電流が供
給され、トランジスタＱ１、Ｑ２を電流が貫通する。
の回路構成では、出力端子ＶＯがローレベルからハイレ
ベルへの変化に際しスイッチ動作が急峻である場合、ト
ランジスタＱ２ベース・コレクタ間容量により、本来Ｏ
ＦＦ状態であるべきトランジスタＱ２にベース電流が供
給され、トランジスタＱ１、Ｑ２を電流が貫通する。
【０００８】これを説明すると、例えば端子ＶＩＨがＨ
ｉｇｈ（オープン）状態からＬｏｗ状態（ＶＥＥショー
ト）になると、トランジスタＱ１にエミッタ電流が流
れ、端子ＶＯはＬｏｗからＨｉｇｈへと変わる。このと
き、端子ＶＩＬはオープン状態であり、トランジスタＱ
４はＯＮ状態でトランジスタＱ２のベースはほぼ接地Ｖ
ＥＥへの短絡状態（実際にはトランジスタＱ４のコレク
タ抵抗がある。）となり、トランジスタＱ２はＯＦＦ状
態となることになる。しかし、トランジスタＱ２のコレ
クタは端子ＶＯに接続されているため、端子ＶＯがトラ
ンジスタＱ１からの大電流により急激に立ち上がる場
合、トランジスタＱ２のコレクタ・ベース間の容量によ
り、トランジスタＱ２のベース端子へ電流が流入する。
ｉｇｈ（オープン）状態からＬｏｗ状態（ＶＥＥショー
ト）になると、トランジスタＱ１にエミッタ電流が流
れ、端子ＶＯはＬｏｗからＨｉｇｈへと変わる。このと
き、端子ＶＩＬはオープン状態であり、トランジスタＱ
４はＯＮ状態でトランジスタＱ２のベースはほぼ接地Ｖ
ＥＥへの短絡状態（実際にはトランジスタＱ４のコレク
タ抵抗がある。）となり、トランジスタＱ２はＯＦＦ状
態となることになる。しかし、トランジスタＱ２のコレ
クタは端子ＶＯに接続されているため、端子ＶＯがトラ
ンジスタＱ１からの大電流により急激に立ち上がる場
合、トランジスタＱ２のコレクタ・ベース間の容量によ
り、トランジスタＱ２のベース端子へ電流が流入する。
【０００９】この電流は、トランジスタＱ４のコレクタ
抵抗を介して接地ＶＥＥへ流れる。ここで、トランジス
タＱ４のコレクタ抵抗による電圧降下がトランジスタＱ
２をＯＮさせ得る電圧となれば、トランジスタＱ２はコ
レクタ電流を引き込み、トランジスタＱ１のエミッタ電
流の大部分は端子ＶＯより出力させることなく、トラン
ジスタＱ２を介して接地ＶＥＥへと流れてしまい、トラ
ンジスタＱ１とＱ２が貫通状態となる。これにより、ト
ランジスタＱ１、Ｑ５、Ｑ６、Ｑ７によって構成される
電流正帰還ループの帰還量は制限を受けるとともに高速
化が図れない。
抵抗を介して接地ＶＥＥへ流れる。ここで、トランジス
タＱ４のコレクタ抵抗による電圧降下がトランジスタＱ
２をＯＮさせ得る電圧となれば、トランジスタＱ２はコ
レクタ電流を引き込み、トランジスタＱ１のエミッタ電
流の大部分は端子ＶＯより出力させることなく、トラン
ジスタＱ２を介して接地ＶＥＥへと流れてしまい、トラ
ンジスタＱ１とＱ２が貫通状態となる。これにより、ト
ランジスタＱ１、Ｑ５、Ｑ６、Ｑ７によって構成される
電流正帰還ループの帰還量は制限を受けるとともに高速
化が図れない。
【００１０】この場合、トランジスタＱ２のコレクタ・
ベース間の容量を小さくするか、あるいはトランジスタ
Ｑ４のコレクタ抵抗を下げることによって解決できる
が、トランジスタＱ２のコレクタ・ベース間の容量はト
ランジスタＱ２の物理的な大きさによって決まり、出力
に大電流を必要とすれば必然的に容量も大きくなる。従
って、出力できる能力に影響を与えることなく貫通電流
の問題を解決するにはトランジスタＱ４のコレクタ抵抗
を下げるしかないが、トランジスタＱ４ではベースを定
電流Ｉ４でドライブする場合Ｉ４Ｘ（Ｘは電流増幅率）
以上の電流を引き込むことはできない。
ベース間の容量を小さくするか、あるいはトランジスタ
Ｑ４のコレクタ抵抗を下げることによって解決できる
が、トランジスタＱ２のコレクタ・ベース間の容量はト
ランジスタＱ２の物理的な大きさによって決まり、出力
に大電流を必要とすれば必然的に容量も大きくなる。従
って、出力できる能力に影響を与えることなく貫通電流
の問題を解決するにはトランジスタＱ４のコレクタ抵抗
を下げるしかないが、トランジスタＱ４ではベースを定
電流Ｉ４でドライブする場合Ｉ４Ｘ（Ｘは電流増幅率）
以上の電流を引き込むことはできない。
【００１１】この場合、電流Ｉ４を増やせばよいのであ
るが、トランジスタＱ４のベース抵抗を低くする必要が
あるのは、端子ＶＯの立ち上がり時のみであり、このた
めに常時大きな電流Ｉ４を流しておくのは消費電流の増
加になり好ましくない。トランジスタの飽和状態では、
電流増幅率は低下し１に近い数値となり、この状態でト
ランジスタＱ４のコレクタに流入する電流を引き込み、
トランジスタＱ２のＯＦＦ状態を確保するには、Ｉ４は
トランジスタＱ２のコレクタ・ベース間容量による電流
＋Ｉ３に近い電流値にする必要があり、この値は通常の
Ｉ４の１０倍以上となる場合もある。
るが、トランジスタＱ４のベース抵抗を低くする必要が
あるのは、端子ＶＯの立ち上がり時のみであり、このた
めに常時大きな電流Ｉ４を流しておくのは消費電流の増
加になり好ましくない。トランジスタの飽和状態では、
電流増幅率は低下し１に近い数値となり、この状態でト
ランジスタＱ４のコレクタに流入する電流を引き込み、
トランジスタＱ２のＯＦＦ状態を確保するには、Ｉ４は
トランジスタＱ２のコレクタ・ベース間容量による電流
＋Ｉ３に近い電流値にする必要があり、この値は通常の
Ｉ４の１０倍以上となる場合もある。
【００１２】本発明は、省消費電力でかつ高速スイッチ
ングをおこなうことのできるパワーＭＯＳＦＥＴ用ドラ
イバの提供を、その課題としている。
ングをおこなうことのできるパワーＭＯＳＦＥＴ用ドラ
イバの提供を、その課題としている。
【００１３】
【課題を解決するための手段】上述課題を解決するため
に、本発明は、次のような手段を採用した。すなわち、
請求項１に記載の発明は、直列に接続された出力トラン
ジスタの接続点からパワーＭＯＳＦＥＴ用の出力信号を
取り出す構成をとり、かつ前記トランジスタのコレクタ
電流に比例した電流をそれぞれのベース電流として帰還
させ、無信号時の消費電流を増加させることなく、スイ
ッチ動作の高速化を図ったパワーＭＯＳＦＥＴ用ドライ
バにおいて、前記直列接続出力トランジスタの電流貫通
を起こさせない貫通防止手段を設けて、高速スイッチ動
作を可能にしたことを特徴としている。
に、本発明は、次のような手段を採用した。すなわち、
請求項１に記載の発明は、直列に接続された出力トラン
ジスタの接続点からパワーＭＯＳＦＥＴ用の出力信号を
取り出す構成をとり、かつ前記トランジスタのコレクタ
電流に比例した電流をそれぞれのベース電流として帰還
させ、無信号時の消費電流を増加させることなく、スイ
ッチ動作の高速化を図ったパワーＭＯＳＦＥＴ用ドライ
バにおいて、前記直列接続出力トランジスタの電流貫通
を起こさせない貫通防止手段を設けて、高速スイッチ動
作を可能にしたことを特徴としている。
【００１４】この構成によれば、一方の出力トランジス
タがＯＮして出力信号がローレベルからハイレベルへの
変化に際し、スイッチ動作が急峻であって、他方の出力
トランジスタのコレクタ・ベース間容量により、コレク
タ電流がベース側に流入しても、貫通防止手段が作用す
ることにより出力トランジスタの電流貫通が防げる。こ
のため、高速スイッチングが可能となり、かつ出力トラ
ンジスタのコレクタ電流に比例した電流をそれぞれのベ
ース電流として帰還させる回路のエリアファクタの設定
を、出力スイッチングの速度に応じて設定することが可
能となる。
タがＯＮして出力信号がローレベルからハイレベルへの
変化に際し、スイッチ動作が急峻であって、他方の出力
トランジスタのコレクタ・ベース間容量により、コレク
タ電流がベース側に流入しても、貫通防止手段が作用す
ることにより出力トランジスタの電流貫通が防げる。こ
のため、高速スイッチングが可能となり、かつ出力トラ
ンジスタのコレクタ電流に比例した電流をそれぞれのベ
ース電流として帰還させる回路のエリアファクタの設定
を、出力スイッチングの速度に応じて設定することが可
能となる。
【００１５】請求項２に記載の発明は、請求項１の発明
において、貫通防止手段は、直列接続された出力トラン
ジスタのＯＮ側のトランジスタのコレクタ電流に比例し
た電流を、出力トランジスタのＯＦＦ側のトランジスタ
を駆動する駆動トランジスタのベース電流として帰還さ
せるように構成したことを特徴としている。
において、貫通防止手段は、直列接続された出力トラン
ジスタのＯＮ側のトランジスタのコレクタ電流に比例し
た電流を、出力トランジスタのＯＦＦ側のトランジスタ
を駆動する駆動トランジスタのベース電流として帰還さ
せるように構成したことを特徴としている。
【００１６】この構成によれば、ＯＮ側の出力トランジ
スタの立ち上がり時のコレクタ電流に比例する電流が、
ＯＦＦ側の出力トランジスタを駆動する駆動トランジス
タのベースに帰還されるので、この駆動トランジスタの
コレクタ抵抗が下がる。このため、ＯＦＦ側の出力トラ
ンジスタのコレクタ・ベース間容量によってベース側に
流入したコレクタ電流が駆動トランジスタのコレクタを
介してＧＮＤに流れても、それによって発生する電圧が
ＯＦＦ側の出力トランジスタをＯＮにするほどの電圧に
はならないので、出力トランジスタの電流貫通をおこす
恐れはない。従って、消費電流を増加させることなくス
イッチングの高速化を図れる。
スタの立ち上がり時のコレクタ電流に比例する電流が、
ＯＦＦ側の出力トランジスタを駆動する駆動トランジス
タのベースに帰還されるので、この駆動トランジスタの
コレクタ抵抗が下がる。このため、ＯＦＦ側の出力トラ
ンジスタのコレクタ・ベース間容量によってベース側に
流入したコレクタ電流が駆動トランジスタのコレクタを
介してＧＮＤに流れても、それによって発生する電圧が
ＯＦＦ側の出力トランジスタをＯＮにするほどの電圧に
はならないので、出力トランジスタの電流貫通をおこす
恐れはない。従って、消費電流を増加させることなくス
イッチングの高速化を図れる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して説明する。なお、従来の技術の項で
説明した部分と同一又は相当する部材には同一符号を付
す。
て、図面を参照して説明する。なお、従来の技術の項で
説明した部分と同一又は相当する部材には同一符号を付
す。
【００１８】図１は、本発明に係るパワーＭＯＳＦＥＴ
用ドライバの一実施形態を示す回路図である。図におい
て、ＶＣＣは電源、ＶＩＨ、ＶＩＬは信号入力端子、Ｖ
ＥＥはＧＮＤ（接地）端子、ＶＯは出力端子である。電
源ＶＣＣと接地ＶＥＥとの間に、ＮＰＮ型の出力トラン
ジスタＱ１、Ｑ２がシリーズに接続されており、これら
トランジスタＱ１、Ｑ２の接続点から出力信号が取り出
され、出力端子ＶＯから出力するように構成されてい
る。
用ドライバの一実施形態を示す回路図である。図におい
て、ＶＣＣは電源、ＶＩＨ、ＶＩＬは信号入力端子、Ｖ
ＥＥはＧＮＤ（接地）端子、ＶＯは出力端子である。電
源ＶＣＣと接地ＶＥＥとの間に、ＮＰＮ型の出力トラン
ジスタＱ１、Ｑ２がシリーズに接続されており、これら
トランジスタＱ１、Ｑ２の接続点から出力信号が取り出
され、出力端子ＶＯから出力するように構成されてい
る。
【００１９】また、図中のＱ３はトランジスタＱ１を駆
動するためのＮＰＮ型のトランジスタで、そのコレクタ
はトランジスタＱ１のベースに接続されており、エミッ
タはＧＮＤ端子ＶＥＥに接続されていて、そのベースに
は入力端子ＶＩＨから信号が入力されるように構成され
ている。またＱ４はトランジスタＱ２を駆動するための
ＮＰＮ型のトランジスタで、そのコレクタはトランジス
タＱ２のベースに接続されており、エミッタはＧＮＤ端
子ＶＥＥに接続されていて、そのベースには端子ＶＩＬ
から信号が入力されるように構成されている。そして、
トランジスタＱ３、Ｑ４のそれぞれのコレクタには電源
ＶＣＣから供給される定電流源Ｉ１、Ｉ２が接続されて
いるとともに、それぞれのベースにも定電流源Ｉ３、Ｉ
４が接続されている。
動するためのＮＰＮ型のトランジスタで、そのコレクタ
はトランジスタＱ１のベースに接続されており、エミッ
タはＧＮＤ端子ＶＥＥに接続されていて、そのベースに
は入力端子ＶＩＨから信号が入力されるように構成され
ている。またＱ４はトランジスタＱ２を駆動するための
ＮＰＮ型のトランジスタで、そのコレクタはトランジス
タＱ２のベースに接続されており、エミッタはＧＮＤ端
子ＶＥＥに接続されていて、そのベースには端子ＶＩＬ
から信号が入力されるように構成されている。そして、
トランジスタＱ３、Ｑ４のそれぞれのコレクタには電源
ＶＣＣから供給される定電流源Ｉ１、Ｉ２が接続されて
いるとともに、それぞれのベースにも定電流源Ｉ３、Ｉ
４が接続されている。
【００２０】また、端子ＶＯと電源ＶＣＣとの間には、
ＰＮＰ型のトランジスタＱ６とＮＰＮ型のトランジスタ
Ｑ５がシリーズに接続されており、トランジスタＱ５の
ベースはトランジスタＱ１のベースに接続されている。
さらに、トランジスタＱ１のベースと電源ＶＣＣとの間
には、ＰＮＰ型のトランジスタＱ７が接続されており、
トランジスタＱ７のベースはトランジスタＱ６のベース
に接続されているとともに、トランジスタＱ６のコレク
タとベースの間は短絡されている。
ＰＮＰ型のトランジスタＱ６とＮＰＮ型のトランジスタ
Ｑ５がシリーズに接続されており、トランジスタＱ５の
ベースはトランジスタＱ１のベースに接続されている。
さらに、トランジスタＱ１のベースと電源ＶＣＣとの間
には、ＰＮＰ型のトランジスタＱ７が接続されており、
トランジスタＱ７のベースはトランジスタＱ６のベース
に接続されているとともに、トランジスタＱ６のコレク
タとベースの間は短絡されている。
【００２１】また一方、電源ＶＣＣとＧＮＤ端子ＶＥＥ
の間には、ＰＮＰ型のトランジスタＱ９とＮＰＮ型のト
ランジスタＱ８とがシリーズに接続されており、トラン
ジスタＱ８のベースはトランジスタＱ２のベースに接続
されている。さらに、トランジスタＱ２のベースと電源
ＶＣＣとの間にはＮＰＮ型のトランジスタＱ１０が接続
されており、トランジスタＱ１０のベースはトランジス
タＱ９のベースに接続されているとともに、トランジス
タＱ９のコレクタとベースの間は短絡されている。
の間には、ＰＮＰ型のトランジスタＱ９とＮＰＮ型のト
ランジスタＱ８とがシリーズに接続されており、トラン
ジスタＱ８のベースはトランジスタＱ２のベースに接続
されている。さらに、トランジスタＱ２のベースと電源
ＶＣＣとの間にはＮＰＮ型のトランジスタＱ１０が接続
されており、トランジスタＱ１０のベースはトランジス
タＱ９のベースに接続されているとともに、トランジス
タＱ９のコレクタとベースの間は短絡されている。
【００２２】さらに、電源ＶＣＣとトランジスタＱ４の
ベースとの間にはＰＮＰ型のトランジスタＱ１１が接続
されており、トランジスタＱ１１のベースはトランジス
タＱ６のベースに接続されている。
ベースとの間にはＰＮＰ型のトランジスタＱ１１が接続
されており、トランジスタＱ１１のベースはトランジス
タＱ６のベースに接続されている。
【００２３】この回路の基本的なところは、図３に示す
従来の回路とほぼ同じであるが、異なる部分は、直列に
接続された出力トランジスタの電流貫通を防止するため
の、トランジスタＱ１１により構成された貫通防止回路
が付加されている点である。
従来の回路とほぼ同じであるが、異なる部分は、直列に
接続された出力トランジスタの電流貫通を防止するため
の、トランジスタＱ１１により構成された貫通防止回路
が付加されている点である。
【００２４】トランジスタＱ１１は、トランジスタＱ
６、Ｑ７とベースエミッタを並列に接続されており、コ
レクタがトランジスタＱ４のベースに接続されている。
その動作は、出力トランジスタＱ１のコレクタ電流に比
例する電流をトランジスタＱ４のベース電流として帰還
させることである。すなわち、端子ＶＩＨがＨｉｇｈ状
態（オープン）からＬｏｗ状態（ＶＥＥショート）にな
ると、トランジスタＱ１にエミッタ電流が流れ、端子Ｖ
ＯはＬｏｗからＨｉｇｈへと変換する。その際、出力ト
ランジスタＱ１の電流はトランジスタＱ５によってモニ
タされ、トランジスタＱ１とＱ５のコレクタ電流の比は
トランジスタＱ１、Ｑ５のエミッタ面積の比とほぼ同一
となり、トランジスタＱ５のコレクタ電流はトランジス
タＱ６、Ｑ１１を介してトランジスタＱ４のベース電流
として帰還される。なお、トランジスタＱ６、Ｑ１１の
コレクタ電流比も、トランジスタＱ１、Ｑ５同様、ベー
ス・エミッタ間電圧が同一のトランジスタであるため、
そのコレクタ電流比はエミッタ面積の比とほぼ同一とな
る。このため、出力トランジスタＱ１のコレクタ電流に
比例した電流がトランジスタＱ４のベース電流として帰
還される。
６、Ｑ７とベースエミッタを並列に接続されており、コ
レクタがトランジスタＱ４のベースに接続されている。
その動作は、出力トランジスタＱ１のコレクタ電流に比
例する電流をトランジスタＱ４のベース電流として帰還
させることである。すなわち、端子ＶＩＨがＨｉｇｈ状
態（オープン）からＬｏｗ状態（ＶＥＥショート）にな
ると、トランジスタＱ１にエミッタ電流が流れ、端子Ｖ
ＯはＬｏｗからＨｉｇｈへと変換する。その際、出力ト
ランジスタＱ１の電流はトランジスタＱ５によってモニ
タされ、トランジスタＱ１とＱ５のコレクタ電流の比は
トランジスタＱ１、Ｑ５のエミッタ面積の比とほぼ同一
となり、トランジスタＱ５のコレクタ電流はトランジス
タＱ６、Ｑ１１を介してトランジスタＱ４のベース電流
として帰還される。なお、トランジスタＱ６、Ｑ１１の
コレクタ電流比も、トランジスタＱ１、Ｑ５同様、ベー
ス・エミッタ間電圧が同一のトランジスタであるため、
そのコレクタ電流比はエミッタ面積の比とほぼ同一とな
る。このため、出力トランジスタＱ１のコレクタ電流に
比例した電流がトランジスタＱ４のベース電流として帰
還される。
【００２５】一方、端子ＶＩＨがＨｉｇｈ状態（オープ
ン）からＬｏｗ状態（ＶＥＥショート）になるとき、端
子ＶＩＬはオープン状態であり、トランジスタＱ４はＯ
Ｎ状態で、トランジスタＱ２のベースはほぼ接地ＶＥＥ
への短絡状態（実際にはトランジスタＱ４のコレクタ抵
抗がある。）となり、トランジスタＱ２はＯＦＦ状態と
なっている。しかし、トランジスタＱ２のコレクタは端
子ＶＯに接続されているため、端子ＶＯがトランジスタ
Ｑ１からの大電流により急激に立ち上がる場合、トラン
ジスタＱ２のコレクタ・ベース間の容量により、トラン
ジスタＱ２のベース端子へ電流が流入する。
ン）からＬｏｗ状態（ＶＥＥショート）になるとき、端
子ＶＩＬはオープン状態であり、トランジスタＱ４はＯ
Ｎ状態で、トランジスタＱ２のベースはほぼ接地ＶＥＥ
への短絡状態（実際にはトランジスタＱ４のコレクタ抵
抗がある。）となり、トランジスタＱ２はＯＦＦ状態と
なっている。しかし、トランジスタＱ２のコレクタは端
子ＶＯに接続されているため、端子ＶＯがトランジスタ
Ｑ１からの大電流により急激に立ち上がる場合、トラン
ジスタＱ２のコレクタ・ベース間の容量により、トラン
ジスタＱ２のベース端子へ電流が流入する。
【００２６】この電流は、トランジスタＱ４のコレクタ
抵抗を介して接地ＶＥＥへ流れる。ここで、トランジス
タＱ４のコレクタ抵抗による電圧降下がトランジスタＱ
２をＯＮさせ得る電圧となれば、トランジスタＱ２はコ
レクタ電流を引き込み、トランジスタＱ１のエミッタ電
流の大部分は端子ＶＯより出力させることなく、トラン
ジスタＱ２を介して接地ＶＥＥへと流れてしまい、トラ
ンジスタＱ１とＱ２が貫通状態となる。
抵抗を介して接地ＶＥＥへ流れる。ここで、トランジス
タＱ４のコレクタ抵抗による電圧降下がトランジスタＱ
２をＯＮさせ得る電圧となれば、トランジスタＱ２はコ
レクタ電流を引き込み、トランジスタＱ１のエミッタ電
流の大部分は端子ＶＯより出力させることなく、トラン
ジスタＱ２を介して接地ＶＥＥへと流れてしまい、トラ
ンジスタＱ１とＱ２が貫通状態となる。
【００２７】ところが、トランジスタＱ１１を設けたこ
とで、トランジスタＱ１の電流に比例した電流がトラン
ジスタＱ４のベースに帰還されるため、トランジスタＱ
４のコレクタ抵抗（飽和領域の抵抗）が下がり、トラン
ジスタＱ２のコレクタ・ベース容量を介してトランジス
タＱ４のコレクタに流入した電流によるトランジスタＱ
４のコレクタ・接地ＶＥＥ間の電圧がトランジスタＱ２
をＯＮするまでにいたらず、トランジスタＱ１、Ｑ２が
両方ともＯＮとなることが無く電流貫通現象は生じない
ことになる。
とで、トランジスタＱ１の電流に比例した電流がトラン
ジスタＱ４のベースに帰還されるため、トランジスタＱ
４のコレクタ抵抗（飽和領域の抵抗）が下がり、トラン
ジスタＱ２のコレクタ・ベース容量を介してトランジス
タＱ４のコレクタに流入した電流によるトランジスタＱ
４のコレクタ・接地ＶＥＥ間の電圧がトランジスタＱ２
をＯＮするまでにいたらず、トランジスタＱ１、Ｑ２が
両方ともＯＮとなることが無く電流貫通現象は生じない
ことになる。
【００２８】従来では、端子ＶＯの出力信号を高速化す
ると、本来ＯＦＦであるべきトランジスタＱ２に電流が
流れてしまい、電流源Ｉ４によってトランジスタＱ２の
ＯＦＦが確保される以上に端子ＶＯの出力信号を高速化
することができず、省消費電流の観点から制限を受けて
いた。この発明によれば、端子ＶＯの立ち上がり時のみ
トランジスタＱ１１に大きなコレクタ電流を流し、その
電流はトランジスタＱ４のベースに印加され、端子ＶＯ
の立ち上がり時のみトランジスタＱ４のコレクタ抵抗を
低くするようにしたので、スイッチ動作の高速化が図れ
るとともに省消費電流化も図れる。
ると、本来ＯＦＦであるべきトランジスタＱ２に電流が
流れてしまい、電流源Ｉ４によってトランジスタＱ２の
ＯＦＦが確保される以上に端子ＶＯの出力信号を高速化
することができず、省消費電流の観点から制限を受けて
いた。この発明によれば、端子ＶＯの立ち上がり時のみ
トランジスタＱ１１に大きなコレクタ電流を流し、その
電流はトランジスタＱ４のベースに印加され、端子ＶＯ
の立ち上がり時のみトランジスタＱ４のコレクタ抵抗を
低くするようにしたので、スイッチ動作の高速化が図れ
るとともに省消費電流化も図れる。
【００２９】また、出力端子ＶＯに接続されたソース接
地パワーＭＯＳＦＥＴは、ゲートをＯＮ・ＯＦＦドライ
ブされるのであるが、ＯＮ状態ではドレイン電圧がほぼ
０となり、電力消費が非常に少なくなるとともに、ＯＦ
Ｆ時では電流がほぼ０になる。主な電力消費はＯＮから
ＯＦＦへ又はＯＦＦからＯＮへ状態が変化する期間に生
ずる。よって、この期間をドライバを高速化し短くする
ことでＭＯＳＦＥＴのスイッチングロスを軽減すること
ができる。
地パワーＭＯＳＦＥＴは、ゲートをＯＮ・ＯＦＦドライ
ブされるのであるが、ＯＮ状態ではドレイン電圧がほぼ
０となり、電力消費が非常に少なくなるとともに、ＯＦ
Ｆ時では電流がほぼ０になる。主な電力消費はＯＮから
ＯＦＦへ又はＯＦＦからＯＮへ状態が変化する期間に生
ずる。よって、この期間をドライバを高速化し短くする
ことでＭＯＳＦＥＴのスイッチングロスを軽減すること
ができる。
【００３０】
【発明の効果】以上説明したように、請求項１に記載の
発明によると、直列接続出力トランジスタの電流貫通を
起こさせない貫通防止手段を設けたので、出力トランジ
スタの電流貫通が防げる。このため、高速スイッチング
が可能となり、かつ出力トランジスタのコレクタ電流に
比例した電流をそれぞれのベース電流として帰還させる
回路のエリアファクタの設定を、出力スイッチングの速
度に応じて設定することができる。
発明によると、直列接続出力トランジスタの電流貫通を
起こさせない貫通防止手段を設けたので、出力トランジ
スタの電流貫通が防げる。このため、高速スイッチング
が可能となり、かつ出力トランジスタのコレクタ電流に
比例した電流をそれぞれのベース電流として帰還させる
回路のエリアファクタの設定を、出力スイッチングの速
度に応じて設定することができる。
【００３１】また、請求項２に記載の発明によると、貫
通防止手段は、直列接続された出力トランジスタのＯＮ
側のトランジスタのコレクタ電流に比例した電流を、出
力トランジスタのＯＦＦ側のトランジスタを駆動する駆
動トランジスタのベース電流として帰還させるように構
成したので、高速化に伴う無信号時の消費電流の増加が
なく、かつ正帰還量の制限が従来技術に比べ自由である
から、出力スイッチングの高速化を容易に図ることがで
きる。また、このドライバによって駆動するパワーＭＯ
ＳＦＥＴのスイッチグロスを軽減することができる。
通防止手段は、直列接続された出力トランジスタのＯＮ
側のトランジスタのコレクタ電流に比例した電流を、出
力トランジスタのＯＦＦ側のトランジスタを駆動する駆
動トランジスタのベース電流として帰還させるように構
成したので、高速化に伴う無信号時の消費電流の増加が
なく、かつ正帰還量の制限が従来技術に比べ自由である
から、出力スイッチングの高速化を容易に図ることがで
きる。また、このドライバによって駆動するパワーＭＯ
ＳＦＥＴのスイッチグロスを軽減することができる。
【図１】本発明に係るパワーＭＯＳＦＥＴ用ドライバの
一実施形態の回路図である。
一実施形態の回路図である。
【図２】従来のパワーＭＯＳＦＥＴ用ドライバの回路図
である。
である。
【図３】同じく従来の他のパワーＭＯＳＦＥＴ用ドライ
バの回路図である。
バの回路図である。
Ｑ１ 出力トランジスタ Ｑ２ 出力トランジスタ Ｑ１１ 貫通防止用トランジスタ（貫通防止手段） ＶＣＣ 電源 ＶＩＨ 入力端子 ＶＩＬ 入力端子 ＶＥＥ ＧＮＤ ＶＯ 出力端子 Ｉ１〜Ｉ４ 定電流源
Claims (2)
- 【請求項１】 直列に接続された出力トランジスタの接
続点からパワーＭＯＳＦＥＴ用の出力信号を取り出す構
成をとり、かつ前記トランジスタのコレクタ電流に比例
した電流をそれぞれのベース電流として帰還させ、無信
号時の消費電流を増加させることなく、スイッチ動作の
高速化を図ったパワーＭＯＳＦＥＴ用ドライバにおい
て、 前記直列接続出力トランジスタの電流貫通を防止する貫
通防止手段を設けて、高速スイッチ動作を可能にしたこ
とを特徴とするパワーＭＯＳＦＥＴ用ドライバ。 - 【請求項２】 前記貫通防止手段が、直列接続された出
力トランジスタのＯＮ側のトランジスタのコレクタ電流
に比例した電流を、出力トランジスタのＯＦＦ側のトラ
ンジスタを駆動する駆動トランジスタのベース電流とし
て帰還させるように構成された、請求項１に記載のパワ
ーＭＯＳＦＥＴ用ドライバ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8276898A JPH10107606A (ja) | 1996-09-30 | 1996-09-30 | パワーｍｏｓｆｅｔ用ドライバ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8276898A JPH10107606A (ja) | 1996-09-30 | 1996-09-30 | パワーｍｏｓｆｅｔ用ドライバ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10107606A true JPH10107606A (ja) | 1998-04-24 |
Family
ID=17575934
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8276898A Withdrawn JPH10107606A (ja) | 1996-09-30 | 1996-09-30 | パワーｍｏｓｆｅｔ用ドライバ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10107606A (ja) |
-
1996
- 1996-09-30 JP JP8276898A patent/JPH10107606A/ja not_active Withdrawn
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20031202 |