JPS5938848A - アドレス演算回路 - Google Patents
アドレス演算回路Info
- Publication number
- JPS5938848A JPS5938848A JP57148869A JP14886982A JPS5938848A JP S5938848 A JPS5938848 A JP S5938848A JP 57148869 A JP57148869 A JP 57148869A JP 14886982 A JP14886982 A JP 14886982A JP S5938848 A JPS5938848 A JP S5938848A
- Authority
- JP
- Japan
- Prior art keywords
- input
- adder
- output
- zero
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（発明の属する技術分野の説明）
本発明は情報処理装置における演算装置の一部を成すア
ドレス演算回路に関する。
ドレス演算回路に関する。
（従来技術の説明）
従来、この種のアドレス演算回路は、第１図に示すよう
に２個の２人力加算器４，５と、２人力加算器４の出力
の一部のピッ）ｆゼロサプレスするための切替器６と、
複数個のレジスタ１〜３，７．８とによ多構成されてい
る。この場合、第１の入力レジスタ１に加えられた第１
の入力Ａと第２の入力レジスタ２に加えられた第２の入
力Ｂとの加算結果の一部のビットをゼロサプレスし、第
３の入力レジスタ３へ加えられた第３の入力Ｃと加算す
ることができる。
に２個の２人力加算器４，５と、２人力加算器４の出力
の一部のピッ）ｆゼロサプレスするための切替器６と、
複数個のレジスタ１〜３，７．８とによ多構成されてい
る。この場合、第１の入力レジスタ１に加えられた第１
の入力Ａと第２の入力レジスタ２に加えられた第２の入
力Ｂとの加算結果の一部のビットをゼロサプレスし、第
３の入力レジスタ３へ加えられた第３の入力Ｃと加算す
ることができる。
この様な特殊演算機能は使用頻度が低くても、この特殊
演算を実現するための切替器６を設けているため、３つ
の入力Ａ、Ｂ、お工びＣｉ単純に加算するような通常の
３人力加算でも、２入力加算器４から切替器６を介１−
て２人力加算器５に至る経路を通るため、演算速度が低
くなり、マシンサイクル向上の観点からも好ましくない
という欠点があった。
演算を実現するための切替器６を設けているため、３つ
の入力Ａ、Ｂ、お工びＣｉ単純に加算するような通常の
３人力加算でも、２入力加算器４から切替器６を介１−
て２人力加算器５に至る経路を通るため、演算速度が低
くなり、マシンサイクル向上の観点からも好ましくない
という欠点があった。
（発明の詳細な説明）
本発明の目的は、通常の３人力演算を行うための３人力
加算器とは別に、この３人力加算器に加えられる第１お
よび第２の２つの入力を入力情報とする２人力加算器を
設け、特定指示に応じてこの２人力加算器の出力をゼロ
サプレスし、上記３人力加算器の第１の入力に供給する
ための切替器を備えることＫより、使用頻度の低い特殊
演算のために通常の３人力演算の実行速度をおとすこと
のない特殊演算機能を具備したアドレス演算回路を提供
することにある。
加算器とは別に、この３人力加算器に加えられる第１お
よび第２の２つの入力を入力情報とする２人力加算器を
設け、特定指示に応じてこの２人力加算器の出力をゼロ
サプレスし、上記３人力加算器の第１の入力に供給する
ための切替器を備えることＫより、使用頻度の低い特殊
演算のために通常の３人力演算の実行速度をおとすこと
のない特殊演算機能を具備したアドレス演算回路を提供
することにある。
（発明の構成）
本発明によるアドレス演算回路は第１〜第３の入力を加
算するための３人力加算器と、第１および第２の入力を
加算するための２人力加算器と、前記２人力加算器の出
力の一部のビットをゼロサプレスして第１の入力と切替
えて３人力加算器に入力し、第２の入力をゼロサプレス
するための切替器と、補助的な複数個のレジスタとを具
備したものである。
算するための３人力加算器と、第１および第２の入力を
加算するための２人力加算器と、前記２人力加算器の出
力の一部のビットをゼロサプレスして第１の入力と切替
えて３人力加算器に入力し、第２の入力をゼロサプレス
するための切替器と、補助的な複数個のレジスタとを具
備したものである。
第１の特定状態では、３人力加算器は第１〜第３の入力
を加えて出力する。
を加えて出力する。
第２の特定状態では第１サイクルで２人力加算器を用い
て第１および第２の入力を加算し、第２サイクルで２人
力加算器の出力をゼロサプレスし、３人力加算器はこの
ゼロサプレスされたビットから成るデータと、第２の入
力をゼロサプレスして得られるゼロデータと、第３の入
力とを加算して出力する。
て第１および第２の入力を加算し、第２サイクルで２人
力加算器の出力をゼロサプレスし、３人力加算器はこの
ゼロサプレスされたビットから成るデータと、第２の入
力をゼロサプレスして得られるゼロデータと、第３の入
力とを加算して出力する。
（実施例の説明）
次に図面を参照して本発明の詳細な説明する。
第２図は本発明の一実施例を示すアドレス演算回路のブ
ロック構成図である。第２図において、７０Ｈアドレス
加算器であり、３人力加算器７１と２人力加算器７２と
によって構成されている。
ロック構成図である。第２図において、７０Ｈアドレス
加算器であり、３人力加算器７１と２人力加算器７２と
によって構成されている。
第１〜第３の入力情報は入力レジスタ群５０ｔ″３−
介して入力される。またアドレス情報はアドレス加算器
７０により演算され、アドレスレジスタ群６０の内部に
保持される。切替器４１ハ第１の入力レジスタにセット
された第１の入力情報Ａと、２人力加算器７２の演算結
果である第２のアドレスレジスタ６２にセットされた情
報をもとにしてゼロサプレスを行って作った情報とを選
択的に３人力加算器７１、ならびに２人力加算器７２へ
供給できる様に構成したものである。
７０により演算され、アドレスレジスタ群６０の内部に
保持される。切替器４１ハ第１の入力レジスタにセット
された第１の入力情報Ａと、２人力加算器７２の演算結
果である第２のアドレスレジスタ６２にセットされた情
報をもとにしてゼロサプレスを行って作った情報とを選
択的に３人力加算器７１、ならびに２人力加算器７２へ
供給できる様に構成したものである。
実効アドレスは命令語のオペランドアドレスと、レジス
タ修飾が許される時に命令語により指定されているイン
デックスレジスタの内容と、アドレスレジスタ修飾が指
定されている時に指定されているアドレスレジスタの内
容との３要素を加算することにより計算される。第１の
入力Ａは実効アドレスを演算する時の半加算出力であり
、第２の入力Ｂはこの実効アドレスを演算する時の桁上
げデータである。仮想アドレスに実効アドレスに対して
成る加算されるべきパラメータを加えることにより計算
される。＠３４− の入力Ｃに加算されるべきパラメータである。
タ修飾が許される時に命令語により指定されているイン
デックスレジスタの内容と、アドレスレジスタ修飾が指
定されている時に指定されているアドレスレジスタの内
容との３要素を加算することにより計算される。第１の
入力Ａは実効アドレスを演算する時の半加算出力であり
、第２の入力Ｂはこの実効アドレスを演算する時の桁上
げデータである。仮想アドレスに実効アドレスに対して
成る加算されるべきパラメータを加えることにより計算
される。＠３４− の入力Ｃに加算されるべきパラメータである。
従って、実効アドレスは２人力加算器により演算される
。
。
第１および＄２の入力Ａ、Ｂはそれぞれデータバス２１
、２３を通り、第１および第２の入力レジスタ５１
、５２に保持される。第１の入力レジスタ５１の出力は
データバス２２を通って切替器４１により選択される。
、２３を通り、第１および第２の入力レジスタ５１
、５２に保持される。第１の入力レジスタ５１の出力は
データバス２２を通って切替器４１により選択される。
この情報はデータバス２５を通って２人力加算器７２に
入力される。第２の入力レジスタ５２の出力はデータバ
ス２６′（＋−通り２人力加算器７２に加えられる。２
人力加算器７２でに加えられた入力を加算し１．２人力
加算器７２の出力はデータバス３２を通って第２のアド
レスレジスタ６２に保持される。第２のアドレスレジス
タ６２の内容はデータバス３０ヲ介して出力される。
入力される。第２の入力レジスタ５２の出力はデータバ
ス２６′（＋−通り２人力加算器７２に加えられる。２
人力加算器７２でに加えられた入力を加算し１．２人力
加算器７２の出力はデータバス３２を通って第２のアド
レスレジスタ６２に保持される。第２のアドレスレジス
タ６２の内容はデータバス３０ヲ介して出力される。
いっぽう、通常の仮想アドレスの演算は３人力加算器７
１によυ実行される。第１〜第３の入力Ａ、Ｂ、Ｃはデ
ータバス２１ 、２３ 、２４を通って第１〜第３の入
力レジスタ５１ 、５２ 、５３に保持される。第１の
入力レジスタ５１の出力はデータバス２２を通シ切替器
４１によシ選択され、データバス２５を通って３人力加
算器７１に入力される。また、第２および第３の入力レ
ジスタ５２゜５３の出力はそれぞれデータバス２６ 、
２７ｅ通って３人力加算器７１に入力される。３人力加
算器７１ではこれらの情報を加算する。この３人力加算
器７１の出力はデータバス３１を通って第１のアドレス
レジスタ６１に転送され、ここに保持される。しかし、
連続した８語によるロード命令、またはストア命令のよ
うに、８語の境界にデータが配列されていることが必要
条件となっている命令では、仮想アドレス計算の際に実
効アドレスの下位３ビツトを強制的にゼロにして処理す
る必要がある。これらの命令が解読されると、アドレス
演算回路に第１および第２の入力Ａ。
１によυ実行される。第１〜第３の入力Ａ、Ｂ、Ｃはデ
ータバス２１ 、２３ 、２４を通って第１〜第３の入
力レジスタ５１ 、５２ 、５３に保持される。第１の
入力レジスタ５１の出力はデータバス２２を通シ切替器
４１によシ選択され、データバス２５を通って３人力加
算器７１に入力される。また、第２および第３の入力レ
ジスタ５２゜５３の出力はそれぞれデータバス２６ 、
２７ｅ通って３人力加算器７１に入力される。３人力加
算器７１ではこれらの情報を加算する。この３人力加算
器７１の出力はデータバス３１を通って第１のアドレス
レジスタ６１に転送され、ここに保持される。しかし、
連続した８語によるロード命令、またはストア命令のよ
うに、８語の境界にデータが配列されていることが必要
条件となっている命令では、仮想アドレス計算の際に実
効アドレスの下位３ビツトを強制的にゼロにして処理す
る必要がある。これらの命令が解読されると、アドレス
演算回路に第１および第２の入力Ａ。
Ｂの加算結果の下位３ビツトをゼロサプレスし、第３の
入力Ｃとこの結果とを加算する演算方式この演算は以下
の様にして実行される。すなわち、第１〜第３の入力Ａ
、Ｂ、Ｃはそれぞれデータバス２１ 、２３ 、２４を
通り第１〜第３の入力レジスタ５１ 、５２ 、５３に
保持される。第１の入力レジスタ５１に保持されている
第１の入力情報Ａはデータバス２２を通って切替器によ
り選択され、データバス２５を通って２人力加算器７２
に加えられる。第２の人力レジスタ５２に保持されてい
る第２の入力情報Ｂはデータバス２６を通って２人力加
算器７２に加えられる。２人力加算器７２により加算さ
れた出力はデータバス３２を通って第２のアドレスレジ
スタ６２に加えられ、ここに保持される。次の１ノイク
ルで（は、第２のアドレスレジスタ６２の出力はデータ
バス３０を通９、切替器４１に加えられる。切替器４１
でに入力情報をもとにして、その下位３ピツＩ・を強制
的にゼロとしたゼロサプレス情報を形成する。
入力Ｃとこの結果とを加算する演算方式この演算は以下
の様にして実行される。すなわち、第１〜第３の入力Ａ
、Ｂ、Ｃはそれぞれデータバス２１ 、２３ 、２４を
通り第１〜第３の入力レジスタ５１ 、５２ 、５３に
保持される。第１の入力レジスタ５１に保持されている
第１の入力情報Ａはデータバス２２を通って切替器によ
り選択され、データバス２５を通って２人力加算器７２
に加えられる。第２の人力レジスタ５２に保持されてい
る第２の入力情報Ｂはデータバス２６を通って２人力加
算器７２に加えられる。２人力加算器７２により加算さ
れた出力はデータバス３２を通って第２のアドレスレジ
スタ６２に加えられ、ここに保持される。次の１ノイク
ルで（は、第２のアドレスレジスタ６２の出力はデータ
バス３０を通９、切替器４１に加えられる。切替器４１
でに入力情報をもとにして、その下位３ピツＩ・を強制
的にゼロとしたゼロサプレス情報を形成する。
この時、第２の入力レジスタ５２ハリセツトされ、第３
の入力レジスタ５３には第３の入力Ｃがそのまま保持さ
れている。
の入力レジスタ５３には第３の入力Ｃがそのまま保持さ
れている。
第１〜＄３の入力レジスタ５１ 、５２ 、５３の内容
７− を演算情報としてデータバス２５ 、２６ 、２７を通
し、３人力加算器７１に入力して加算し、その出力はデ
ータバス３１を通して第１のアドレスレジスタ６１に保
持される。
７− を演算情報としてデータバス２５ 、２６ 、２７を通
し、３人力加算器７１に入力して加算し、その出力はデ
ータバス３１を通して第１のアドレスレジスタ６１に保
持される。
（発明の詳細な説明）
本発明には以上説明したように、第１〜第３の入力情報
を加算する３人力加算器と、これら３人力のうちの第１
および第２の入力を同じく加算する２人力加算器を並置
し、この２人力加算器の出力の１部のビットをゼロサプ
レスし、これら３人力のうちの第１の入力に代って入力
できるように構成することにょシ、マシンサイクル数を
大幅に短縮でき、演算時間を減することができると云う
効果がある。
を加算する３人力加算器と、これら３人力のうちの第１
および第２の入力を同じく加算する２人力加算器を並置
し、この２人力加算器の出力の１部のビットをゼロサプ
レスし、これら３人力のうちの第１の入力に代って入力
できるように構成することにょシ、マシンサイクル数を
大幅に短縮でき、演算時間を減することができると云う
効果がある。
第１図は従来のアドレス演算回路のブロック構成を示す
図である。 ＠２図は本発明によるアドレス演算回路のブロック構成
を示す図である。 ８− １〜３ 、 ７ 、８ 、 ５１〜５３．６１．６２・
・・・・・・・・レジスタ ４ 、５ 、７２・・・２人力加算器 ７１・・・３人力加算器 ６．４１・・・切替器 ２１〜２７ 、３１ 、３２・・・データバス特許出願
人 日本電気株式会社 代理人 弁理士 井ノロ 壽 第１図 才２図
図である。 ＠２図は本発明によるアドレス演算回路のブロック構成
を示す図である。 ８− １〜３ 、 ７ 、８ 、 ５１〜５３．６１．６２・
・・・・・・・・レジスタ ４ 、５ 、７２・・・２人力加算器 ７１・・・３人力加算器 ６．４１・・・切替器 ２１〜２７ 、３１ 、３２・・・データバス特許出願
人 日本電気株式会社 代理人 弁理士 井ノロ 壽 第１図 才２図
Claims (1)
- 第１、第２および第３の入力を加算するための３人力加
算器と、前記第１および第２の入力を加算するための２
人力加算器と、前記２人力加算器の出力の一部のビット
をゼロサプレスして前記第１の入力と切替 て前記３人
力加算器へ加え、これによシ前記第２の入力をゼロサプ
レスするための切替器とを備え、第１の特定状態では前
記３人力加算器に第１〜！Ｊ３の入力を加えて出力し、
第２の特定状態では第１サイクルで前記２人力を前記２
人力加算器で加算し、第２サイクルで前記２人力加算器
の出力の１部のビットをゼロサプレスし、前記３人力加
算器は前記ゼロサプレスされたビットから成るデータと
、ゼロデータと、第３の入力とを加算して出力する様に
構成したことを特徴とするアドレス演算回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148869A JPS5938848A (ja) | 1982-08-27 | 1982-08-27 | アドレス演算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57148869A JPS5938848A (ja) | 1982-08-27 | 1982-08-27 | アドレス演算回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5938848A true JPS5938848A (ja) | 1984-03-02 |
Family
ID=15462545
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57148869A Pending JPS5938848A (ja) | 1982-08-27 | 1982-08-27 | アドレス演算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5938848A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6195723A (ja) * | 1984-10-18 | 1986-05-14 | Nippon Kokan Kk <Nkk> | プレスブレ−キの材料追従装置 |
| JPS61103624A (ja) * | 1984-10-29 | 1986-05-22 | Nippon Kokan Kk <Nkk> | プレスブレ−キの材料追従方法 |
| EP0281132A2 (en) * | 1987-03-04 | 1988-09-07 | Nec Corporation | Vector calculation circuit capable of rapidly carrying out vector calculation of three input vectors |
-
1982
- 1982-08-27 JP JP57148869A patent/JPS5938848A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6195723A (ja) * | 1984-10-18 | 1986-05-14 | Nippon Kokan Kk <Nkk> | プレスブレ−キの材料追従装置 |
| JPS61103624A (ja) * | 1984-10-29 | 1986-05-22 | Nippon Kokan Kk <Nkk> | プレスブレ−キの材料追従方法 |
| EP0281132A2 (en) * | 1987-03-04 | 1988-09-07 | Nec Corporation | Vector calculation circuit capable of rapidly carrying out vector calculation of three input vectors |
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