JPS59201145A

JPS59201145A - デ−タ処理装置

Info

Publication number: JPS59201145A
Application number: JP58073951A
Authority: JP
Inventors: Makoto Hanawa; 花輪　誠; Kunio Uchiyama; 邦男内山; Tadahiko Nishimukai; 西向井　忠彦; Atsushi Hasegawa; 淳長谷川
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1983-04-28
Filing date: 1983-04-28
Publication date: 1984-11-14

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明は、計算機の演算部の構成に係シ、特に基本構成
よりも長いデータ長の演算を可能にするために、加算器
を追加するとき、論理規模の増加を最少限におさえるた
めに好適なデータ処理装置の構成及びその制御方式に関
する。

〔発明の背景〕

例えば従来の１６ビツト構成の演算部では、２４ビツト
のアドレス計算を行うのに演算器を２サイクル使ってい
たので、グログラムの実行中頻繁に行なわれるアドレス
計算に多大な時間を要していた。

このアドレス計算を高速に行うために、専用の加算器（
３２ビツト）を、テーク演算器（１６ビツト）とは別に
持っていたのでは、論理規模が犬きく、寸た、実際の内
部動作を観測してみるとデータ演算器はほとんど利用さ
れていないという蕪駄があった。

〔発明の目的〕

本発明の目的は、例えば１６ピツト構成を基本とするデ
ータ処理装置において、少ない論理規模の追加で、２４
ビツトのアドレス計算を高速に行うこと、また、カウン
ク動作等の補助的な演算を並列に行うことを可能にする
演算部の構成を提供することにある。

〔発明の概要〕

アドレス計算（２４ビツト）や補助的な演算を行なうた
め、論理規模の比較的小さい８ビツトの加算器を追加し
た。この加算器と従来がらある１６ビツトの演算器を並
列に動作できるように、レジスタを上位１６ビツトと下
位１６ビツトに分割し、それぞれに接続する内部バスを
バススイッチによ多分割した。また、アドレス計算（２
４ビツト）を行うために、１６ビツト演算器と８ビツト
加算器をキャリースイッチで接続した。

〔発明の実施例〕

以下、本発明の一実施例を第１図から第５図を用いて説
明する。

第１図は本発明を適用するデータ処理装置の一例でおる
。この処理装置は、３本の１６ビツト内部バス１１０，
１２０，１３０に、上位１６ビツトのレジスタ２１０と
下位１６ビツトのレジスタ２２０、及び、８ビツトの加
算器３１０と１６ビツトの演算器３２０が、図のように
、それぞれ上位側と下位側に接続している。内部ハス１
１ｏ。

１２０．１３０は上位側レジスタ２１０と加算器３１０
が接続している部分と、下位側レジスタ２２０と演算器
３２０が接続する部分に分割され、それぞれを、バスス
イッチ４１０，４２０，４３０で接続されている。また
、演算器３２０のキャリー出力３２１はキャリースイッ
チ５１０によシ加算器３１０のキャリー人力３１１に接
続されている。レジスタ２１０，２２０や加算器３１０
、演算器３２０の出力は、トライステートバッファ６１
０．６２０，６３０，６４０，６５０，６６０を通して
行う。

また、これらの制御はマイクロ命令７００ヤ行なわれる
。マイクロ命令は１０種のフィールドに分かれている。

上位側レジスタ２１０の内容の内部バス１１０への出力
を制御するＲＨＡ部７０１、同じく内部バス１２０への
出力を制御するＲ　ＨＢ部７０２、内部バス１３０上の
演算結果の格納を制御するＲＨ８部７０３、加算器３１
０の結果の内部バス１３０への出力を制御するＲＨ８部
７０４、加算器３１０のキャリー人力３１１を制御する
ＡＵＣＩＮ部７０５、バススイッチ４１ｏ、４２ｏ１４
３０の開閉を制御する８８部７０６、演算器３２０の結
果の内部バス１３０への出力を制御するＡＬＵ部７０７
、下位側レジスタ２２０の内容の内部バス１１０への出
力を制御するＲＬＡ部７０８、同じく内部バス１２０へ
の出力を制御する７０９、内部バス１３０上の演算結果
の格納を制御するＲＬＳ部７１０から構成されている。

本実施例では、４種の演算が可能である。

１）２４ビツト演算８ビツト加算器３１０と１６ビツト演算器３２０をキャ
リースイッチ５１０にょシ連結して演算を行う。

２）８ビツト、１６ビツト独立演算キヤリースイツチ５１０で分離して、８ビツト加算器３
１０と１６ビツト演算器３２０を独立に動作させる。

３）１６ビツト演算下位側の演算器３２０だけで演算を行う。

４）８ビツト演算上位側の加算器３１０だけで演算を行う。

以下、これらの演算を行う時の動作を第２図から第５図
を用いて説明する。

（２４ビツト演算）第２図は、２４ビツト演算を行うときのマイクロ命令７
００と演算部の接続を示したものである。

レジスタの読み出し指定は、上位側７０１，７０２と下
位側７０８，７０９でそれぞれ対応したものを指定する
。レジスタ書込み指定７０３．７１０も同様に対応した
ものを指定する。ここで、内部バス１１０，１２０，１
３０は、上位側と下位側にそれぞれ２種類のデータを流
すことになるので、バススイッチ４１０，４２０，４３
０を開放するよう、マイクロ命令７００中のフィールド
７０６で指定する。また、下位１６ビツト演算器のキャ
リー出力を上位８ビツトの加算器へ伝えるよう、マイク
ロフィールド７０５で指定する。

以上のように、バススイッチ４１０，４２０゜４３０を
開放して１６ビツト構成の演算部を２つに分割し、キャ
リースイッチ５１０によシ演算器と加算器を連結するこ
とによシ、２４ビツト演算を行う。

（８ビツト、１６ビツト独立演算）第３図は、８ビツト演算と１６ビツト演算を独立に行う
ときのマイクロ命令７００と演算部の接続を示すもので
ある。

２４ビツト演算と同様に、内部バス１１０゜１２０．１
３０は上位側と下位側にそれぞれ２種類のデータを流す
ために、バススイッチ４１０゜４２０．４３０を開放す
るよう、マイクロ命令のフィールド７０６で指定する。

まだ、下位側の演算器３２０と上位側の加算器３１０を
分離するよう、マイクロ命令のフィールド７０５で指定
して、８ビツト加算器３１０のキャリー人力３１１を”
Ｏｎにする。

以上のように、バススイッチ４１０，４２０゜４３０を
開放し、またキャリースイッチ５１０によ＃）１６ビツ
ト演算器と８ビツト加算器を分離することにより、８ビ
ツトの加算と１６ビツトの演算を独立に行うことができ
る。

（１６ビツト演算）第４図は、１６ビツト演算を行うときのマイクロ命令７
００と演算部の接続を示すものである。

１６ビツト演算では下位側の演算器３２０だけを使うた
め、バススイッチ４１０．４２０．４３０を閉じるよう
マイクロ命令７０６を指定する。演算を行うデータは、
内部バス１１０に対しては、上位側もしくは下位側のレ
ジスタから読み出すようマイクロ命令７００のフィール
ド７０１もしくはフィールド７０８で指定する。同様に
、内部バス１２０に対しても、フィールド７０２もしく
はフィールド７０９で指定する。また、結果を書込むレ
ジスタは、フィールド７０３もしくは７１０で指定する
。第４図では、上位側のレジスタ２１０と下位側のレジ
スタ２２０の演算結果を上位側レジスタ２１０に格納す
る様子を示す。

以上のように、バススイッチ４１０，４２０゜４３０を
接続して、演算器３２０で１６ビツト演算を行うことが
できる。

（８ビツト演算）第５図は、８ビツト演算を行うときのマイクロ命令７０
０と演算部の接続を示すものである。

８ピット演算では、上位側の加算器３１０だけを使うだ
め、１６ビツト演算と同様、バススイッチ４１０，４２
０，４３０を閉じて演算を行う。

第５図には、上位側のレジスタ２１０と下位側のレジス
タ２２０の演算結果を下位側レジスタ２２０へ格納する
様子を示す。

また、このときは、加算器３１０を単独に使用している
ので、キャリースイッチ５１０切断を指定して、キャリ
ー人力３１１を“０”にする。

以上のように、バススイッチ４１０，４２０゜４３０を
閉じ、キャリースイッチ５１０を切断して、上位側の加
算器３１０で８ビツト演算を行うことができる。

本実施例によれば、１６ビツトを基本とした内部構造を
持った演算部において、２４ビツトのアドレス計算が１
サイクルで実行できる。まだ、カウンタの更新等の補助
的な演算を主なデータ演算と並列に実行できるなどの効
果がある。

〔発明の効果〕

本発明によれば、例えば１６ビツトを基本構成とするデ
ータ処理部において、バススイッチとキャリースイッチ
を用いて、データ処理部を上位側と下位側に分割し、こ
れらをマイクロ命令で独立に制御できるので、演算器を
連結して２４ビツト演算が可能になる効果がある。まだ
、演算器を分離して動作させて主なデータ演算とカウン
タ更新のような補助的な演算の同時動作が可能になる効
果がある。

また、内部バスの配線は、上位側と下位側にそれぞれ局
所的になるので、ＬＳＩ上の配線領域を少なくすること
ができる効果がある。また、ンイアウト的にも、ハスス
イッチと簡単な演算器を接続するだけなので、従来構成
との互換性が維持できる効果がある。

【図面の簡単な説明】

第１図は、本発明を適用したデータ処理装置のブロック
図及びマイクロ命令の形式を示す図、第２図から第５図
は、第１図のデータ処理装置における動作を示した図で
ある。１１０・・・内部バス（Ａ）、１２０・・・内部バスＣ
Ｂ）、１３０・・・内部バス（Ｃ）、２１０・・・上位
１６ビットレジスタ、２２０・・・下位１６ビツトレジ
スタ、３１０・・・８ビツト加算器、３１１・・・キャ
リー人力、３２０・・・１６ビツト演算器、３２１・・
・キャリー出力、４１０・・・バススイッチ（Ａｌ、４
２０・・・バススイッチ（Ｂ）、４３０・・・バススイ
ッチ（Ｃ）＝□、５１０・・・キャリースイッチ、６１
０・・・上位レジスタ出力バッファ（Ａ）、６２０・・
・上位レジスタ出力バッファ（Ｂ）、６３０・・・下位
レジスタ出力バッファ（Ａ）、６４０・・・下位レジス
タ出力バッファ（３３）、６５０・・・８ビツト加算器
出力バツフア、６６０・・・１６ビツト演算器出力バツ
フア、７００・・・マイクロ命令、７０１・・・上位レ
ジスタ読出し指定（Ａ）、７０２・・・上位Ｖジスタ読
出し指定（Ｂ）、７０３・・・上位レジスフ書込み指定
、７０４・・・８ビツト加算器出力指定、７０５・・・
８ビツト加算器キャリー人力指定、７０６・・・バスス
イッチ開閉指定、７０７・・・１６ビツト演算器出力指
定、７０８・・・下位レジスタ読出し指定（Ａ）、７０
９・・・下位レジスタ読出し指定ＣＢ）、７１０・・・
下位レジスタ書込み指定。第１図（久）Ｃｂ）第７図莱Ｊ図勉　　／ｉ　　図Ｙ５図第１頁の続き ■出　願　人　日立マイクロコンピュータエンジニアリ
ング株式会社小平市上水本町１４７９番地

Claims

【特許請求の範囲】

内部バスにレジスタと演算器が接続しているデータ処理
装置において、該内部バスと該レジスタと該演算器を２
組設け、＃２つの内部バス同志を接続するバススイッチ
と、＃２つの演算器同志を接続するキャリースイッチを
設け、これらのスイッチを制御することにょシ、該２組
の演算器を連結した同時動作や、分離した独立動作を可
能にしたことを特徴とするデータ処理装置。