JPS5938847A - アドレス演算回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する技術分野の説明） 本発明は情報処理装置における演算装置の一部を成すア
ドレス演算回路に関する。

（従来技術の説明） 従来、この種のアドレス演算回路は、第１図に示すよう
に２個の２人カ加算器４，５と、２八力加算器４の出力
の一部のビットをゼロサプレスするための切替器６と、
複数個のレジスタ１〜３，７．８とにより構成されてい
る。この場合、第１の入力レジスタ１に加えられた第１
の入力Ａと第２の入力レジスタ２に加えられた第２の入
力Ｂとの加算結果の一部のビットをゼロサプレスし、第
３の入力レジスタ３へ加えられた第３の入力Ｃと加算す
ることができる。

この様な特殊演算機能は使用頻度が低くても、この特殊
演算を実現するための切替器６を設けているため、３つ
の入力Ａ、Ｂ、およびｃ６単純に加算するような通常の
３人カ加算でも、２八力加算器４から切替器６を介して
２人カ加算器５に至る経路を通るため、演算速度が低く
なシ、マシンサイクル向上の観点からも好１しくないと
いう欠点があった。

（発明の詳細な説明） 本発明の目的は、通常の３人力演算を行うための３人力
加算器とは別に、この３人力加算器に加えられる第１お
よび第２の２つの入力を入力情報とする２人力加算器を
設け、特定指示に応じてこの２人力加算器の出力をゼロ
サプレスし、上記３人力加算器の第１の入力に供給する
ための切替器を備えることにより、使用頻度の低い特殊
演算のために通常の３人力演算の実行速度をおとすこと
のない特殊演算機能を具備したアドレス演算回路を提供
することにある。

（発明の構成） 本発明によるアドレス演算回路は第１〜第３の入力を加
算するための３人力加算器と、第１および第２の入力を
加算するための２人力加算器と、前記２人力加算器の出
力の一部のビットをゼロサプレスして第１の入力と切替
えて３人力加算器に入力し、第２の入力をゼロサプレス
するための切替器と、補助的な複数個のレジスタとを具
備したものである。

第１の特定状態では、３人力加算器は第１〜第３の入力
を加えて出力する。

第２の特定状態では第１サイクルにおいて２人力加算器
を用いて第１および第２の入力を加算して２人力加算器
の出力の一部のビットをゼロサプレスし、第２サイクル
において３人力加算器はこのゼロサプレスされたビット
から成るデータと、第２の入力をゼロサプレスして得ら
れるゼロデータと、第３の入力とを加算して出力する。

（実施例の説明） 次に図面を参照して本発明の詳細な説明する。

第２図は本発明の一実施例を示すアドレス演算回路のブ
ロック構成図である。第２図において、７０はアドレス
加算器であり、３人力加算器７１と２人力加算器７２と
によって構成されている。

第１〜第３の入力情報は入力レジスタ群５０を介して入
力される。またアドレス情報はアドレス加算器７０によ
り演算され、アドレスレジスタ群６０の内部に保持され
る。切替器４１は第１の入力Ａか、あるいは２人力加算
器７２の演算結果の１部のビットをゼロサプレスして得
た情報かを選択的１ｃ３人力加算器７１へ供給できるよ
うに構成したものである。

実効アドレスは命令語のオペランドアドレスと、レジス
タ修飾が許される時に命令語にょシ指定されているイン
デックスレジスタの内容と、アドレスレジスタ修飾が指
定されている時に指定されているアドレスレジスタの内
容との３要素を加算することにより計算される。第１の
入力人は実効アドレスを演算する時の半加算出力であり
、＠２の入力Ｂはこの実効アドレスを演算する時の桁上
げデータである。仮想アドレスは実効アドレスに対して
成る加算されるべきパラメータを加えることによシ計算
される。第３の入力Ｃは加算されるべきパラメータであ
る。

従って、実効アドレスは２人力加算器によシ演算される
。すなわち、第１および第２の入力レジスタ５１　、５
２に加えられた第１および第２の入力情報Ａ、Ｂｆｉデ
ータバス２５　、２６を通って２人力加算器７２に加え
られて加算され、この２人力加算器７２の出力はデータ
バス３ｏを通って第２のアドレスレジスタ６２に加えら
れ、ここに保持される。また、通常の仮想アドレス演算
でＦｉ３人力加算器による通常の演算が行われる。第１
の入力Ａｉｄデーバス２１を通って切替器４１に加えら
れ、ここで第１の入力Ａが選択されてデータバス２２を
通り第１の入力レジスタ５ＮＣ保持される。第２および
第３の入力データＢ、Ｃはそれぞれデータバス２３　、
２４を通って第２および第３の入力レジスタ５２　、５
３に保持される。第１〜第３の入力レジスタ５１　、５
２　。

５３の出力はそれぞれデータバス２５　、２６　、２７
を通って３人力加算器７１に入力され、ここで演算され
る。この３人力加算器７１の出力はデータバス３１を通
って第１のアドレスレジスタ６１に転送され、ここに保
持される。しかし、連続した８語によるロード命令、ま
たはストア命令のように、８語の境界にデータが配列さ
れていることが必要条件となっている命令では、仮想れ
らの命令が解続されると、アドレス演算回路は第１およ
び第２の入力Ａ、Ｈの加算結果の下位３ビツトをゼロサ
プレスし、第３の入力Ｃとこの結果とを加算する演算方
式になる。すなわち、第１の入力Ａはデータバス２１を
通って切替器４１により選択され、データバス２２を通
って第１の入力レジスタ５１に保持される。第２および
第３の入力Ｂ、Ｃはそれぞれデータバス２３　、２４を
通って第２および第３の入力レジスタ５２　、５３に保
持される。次に、第１および第２の入力レジスタ５１　
、５２に保持された入力情報はそれぞれデータバス２５
　、２６を通って２人力加算器７２で加算され、この２
人力加算器７２の出力はデータバス３０を通り切替器４
１に入力される。ここで、データバス３０のデータの下
位３ビツトを強制的にゼロとしたゼロザブレス情報が選
択される。次のサイクルで再び第１の入力レジスタ５１
にこの情報が保持される。この時、第２の入力レジスタ
５２ハリセツトされ、第３の入力レジスタ５３にＦｉ第
３の入力Ｃがそのまま保持されている。第１〜第３の入
力レジスタ５１　、５２　、５３の内容を演算情報とし
てデータバス２５　、２６　、２７を通し、３人力加算
器７１に入力して加算し、その出力はデータバス３１全
通して第１のアドレスレジスタ６１に保持される。

（発明の詳細な説明） 本発明には以上説明したように、第１〜第３の入力情報
を加算する３人力加算器と、これら３人力のうちの第１
および第２の入力を同じく加算する２人力加算器を並置
し、この２人力加算器の出力の１部のビットをゼロサプ
レスし、これら３人力のうちの第１の入力に代って入力
できるように構成することにより、マシンサイクル数を
大幅に短縮でき、演算時間を減することができると云う
効果がある。

【図面の簡単な説明】

第１図は従来のアドレス演算回路のブロック構成を示す
図である。 第２図は本発明によるアドレス演算回路のブロック構成
を示す図である。 １〜３　、７　、８　、５１〜５３　、６１　、６２・
・・・・・・・・レジスタ ４　、５　、７２・・・２人力加算器 ７１・・・３人力加算器　　６，４１・・・切替器２１
〜２７　、３０　、３１・・・データバス特許出願人　
　日本電気株式会社 代理人　弁理士　井ノロ　壽 第１図

Claims (1)

【特許請求の範囲】
1. 第１、第２および第３の入力を加算するための３八力加
   算器と、前記第１および第２の入力を加算するための２
   八力加算器と、前記２八力加算器の出力の一部のビラト
   ラゼロサプレスして前記第１の入力と切替えて前記３八
   力加算器へ加え、これによ如前記第２の入力をゼロサプ
   レスするための切替器とを備え、第１の特定状態では前
   記３八力加算器は第１〜第３の入力を加えて出力し、第
   ２の特定状態では′＠１サイクルで前記２八力加算器の
   出力の１部のビットをゼロサプレスし、第２サイクルで
   前記３八力加算器は前記ゼロサプレスされたビットから
   成るデータと、ゼロデータと、第３の入力とを加算して
   出力する様に構成したことを特徴とするアドレス演算回
   路。