JPS5938847A - アドレス演算回路 - Google Patents
アドレス演算回路Info
- Publication number
- JPS5938847A JPS5938847A JP57148868A JP14886882A JPS5938847A JP S5938847 A JPS5938847 A JP S5938847A JP 57148868 A JP57148868 A JP 57148868A JP 14886882 A JP14886882 A JP 14886882A JP S5938847 A JPS5938847 A JP S5938847A
- Authority
- JP
- Japan
- Prior art keywords
- input
- adder
- zero
- output
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
- G06F7/509—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination for multiple operands, e.g. digital integrators
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(発明の属する技術分野の説明)
本発明は情報処理装置における演算装置の一部を成すア
ドレス演算回路に関する。
ドレス演算回路に関する。
(従来技術の説明)
従来、この種のアドレス演算回路は、第1図に示すよう
に2個の2人カ加算器4,5と、2八力加算器4の出力
の一部のビットをゼロサプレスするための切替器6と、
複数個のレジスタ1〜3,7.8とにより構成されてい
る。この場合、第1の入力レジスタ1に加えられた第1
の入力Aと第2の入力レジスタ2に加えられた第2の入
力Bとの加算結果の一部のビットをゼロサプレスし、第
3の入力レジスタ3へ加えられた第3の入力Cと加算す
ることができる。
に2個の2人カ加算器4,5と、2八力加算器4の出力
の一部のビットをゼロサプレスするための切替器6と、
複数個のレジスタ1〜3,7.8とにより構成されてい
る。この場合、第1の入力レジスタ1に加えられた第1
の入力Aと第2の入力レジスタ2に加えられた第2の入
力Bとの加算結果の一部のビットをゼロサプレスし、第
3の入力レジスタ3へ加えられた第3の入力Cと加算す
ることができる。
この様な特殊演算機能は使用頻度が低くても、この特殊
演算を実現するための切替器6を設けているため、3つ
の入力A、B、およびc6単純に加算するような通常の
3人カ加算でも、2八力加算器4から切替器6を介して
2人カ加算器5に至る経路を通るため、演算速度が低く
なシ、マシンサイクル向上の観点からも好1しくないと
いう欠点があった。
演算を実現するための切替器6を設けているため、3つ
の入力A、B、およびc6単純に加算するような通常の
3人カ加算でも、2八力加算器4から切替器6を介して
2人カ加算器5に至る経路を通るため、演算速度が低く
なシ、マシンサイクル向上の観点からも好1しくないと
いう欠点があった。
(発明の詳細な説明)
本発明の目的は、通常の3人力演算を行うための3人力
加算器とは別に、この3人力加算器に加えられる第1お
よび第2の2つの入力を入力情報とする2人力加算器を
設け、特定指示に応じてこの2人力加算器の出力をゼロ
サプレスし、上記3人力加算器の第1の入力に供給する
ための切替器を備えることにより、使用頻度の低い特殊
演算のために通常の3人力演算の実行速度をおとすこと
のない特殊演算機能を具備したアドレス演算回路を提供
することにある。
加算器とは別に、この3人力加算器に加えられる第1お
よび第2の2つの入力を入力情報とする2人力加算器を
設け、特定指示に応じてこの2人力加算器の出力をゼロ
サプレスし、上記3人力加算器の第1の入力に供給する
ための切替器を備えることにより、使用頻度の低い特殊
演算のために通常の3人力演算の実行速度をおとすこと
のない特殊演算機能を具備したアドレス演算回路を提供
することにある。
(発明の構成)
本発明によるアドレス演算回路は第1〜第3の入力を加
算するための3人力加算器と、第1および第2の入力を
加算するための2人力加算器と、前記2人力加算器の出
力の一部のビットをゼロサプレスして第1の入力と切替
えて3人力加算器に入力し、第2の入力をゼロサプレス
するための切替器と、補助的な複数個のレジスタとを具
備したものである。
算するための3人力加算器と、第1および第2の入力を
加算するための2人力加算器と、前記2人力加算器の出
力の一部のビットをゼロサプレスして第1の入力と切替
えて3人力加算器に入力し、第2の入力をゼロサプレス
するための切替器と、補助的な複数個のレジスタとを具
備したものである。
第1の特定状態では、3人力加算器は第1〜第3の入力
を加えて出力する。
を加えて出力する。
第2の特定状態では第1サイクルにおいて2人力加算器
を用いて第1および第2の入力を加算して2人力加算器
の出力の一部のビットをゼロサプレスし、第2サイクル
において3人力加算器はこのゼロサプレスされたビット
から成るデータと、第2の入力をゼロサプレスして得ら
れるゼロデータと、第3の入力とを加算して出力する。
を用いて第1および第2の入力を加算して2人力加算器
の出力の一部のビットをゼロサプレスし、第2サイクル
において3人力加算器はこのゼロサプレスされたビット
から成るデータと、第2の入力をゼロサプレスして得ら
れるゼロデータと、第3の入力とを加算して出力する。
(実施例の説明)
次に図面を参照して本発明の詳細な説明する。
第2図は本発明の一実施例を示すアドレス演算回路のブ
ロック構成図である。第2図において、70はアドレス
加算器であり、3人力加算器71と2人力加算器72と
によって構成されている。
ロック構成図である。第2図において、70はアドレス
加算器であり、3人力加算器71と2人力加算器72と
によって構成されている。
第1〜第3の入力情報は入力レジスタ群50を介して入
力される。またアドレス情報はアドレス加算器70によ
り演算され、アドレスレジスタ群60の内部に保持され
る。切替器41は第1の入力Aか、あるいは2人力加算
器72の演算結果の1部のビットをゼロサプレスして得
た情報かを選択的1c3人力加算器71へ供給できるよ
うに構成したものである。
力される。またアドレス情報はアドレス加算器70によ
り演算され、アドレスレジスタ群60の内部に保持され
る。切替器41は第1の入力Aか、あるいは2人力加算
器72の演算結果の1部のビットをゼロサプレスして得
た情報かを選択的1c3人力加算器71へ供給できるよ
うに構成したものである。
実効アドレスは命令語のオペランドアドレスと、レジス
タ修飾が許される時に命令語にょシ指定されているイン
デックスレジスタの内容と、アドレスレジスタ修飾が指
定されている時に指定されているアドレスレジスタの内
容との3要素を加算することにより計算される。第1の
入力人は実効アドレスを演算する時の半加算出力であり
、@2の入力Bはこの実効アドレスを演算する時の桁上
げデータである。仮想アドレスは実効アドレスに対して
成る加算されるべきパラメータを加えることによシ計算
される。第3の入力Cは加算されるべきパラメータであ
る。
タ修飾が許される時に命令語にょシ指定されているイン
デックスレジスタの内容と、アドレスレジスタ修飾が指
定されている時に指定されているアドレスレジスタの内
容との3要素を加算することにより計算される。第1の
入力人は実効アドレスを演算する時の半加算出力であり
、@2の入力Bはこの実効アドレスを演算する時の桁上
げデータである。仮想アドレスは実効アドレスに対して
成る加算されるべきパラメータを加えることによシ計算
される。第3の入力Cは加算されるべきパラメータであ
る。
従って、実効アドレスは2人力加算器によシ演算される
。すなわち、第1および第2の入力レジスタ51 、5
2に加えられた第1および第2の入力情報A、Bfiデ
ータバス25 、26を通って2人力加算器72に加え
られて加算され、この2人力加算器72の出力はデータ
バス3oを通って第2のアドレスレジスタ62に加えら
れ、ここに保持される。また、通常の仮想アドレス演算
でFi3人力加算器による通常の演算が行われる。第1
の入力Aidデーバス21を通って切替器41に加えら
れ、ここで第1の入力Aが選択されてデータバス22を
通り第1の入力レジスタ5NC保持される。第2および
第3の入力データB、Cはそれぞれデータバス23 、
24を通って第2および第3の入力レジスタ52 、5
3に保持される。第1〜第3の入力レジスタ51 、5
2 。
。すなわち、第1および第2の入力レジスタ51 、5
2に加えられた第1および第2の入力情報A、Bfiデ
ータバス25 、26を通って2人力加算器72に加え
られて加算され、この2人力加算器72の出力はデータ
バス3oを通って第2のアドレスレジスタ62に加えら
れ、ここに保持される。また、通常の仮想アドレス演算
でFi3人力加算器による通常の演算が行われる。第1
の入力Aidデーバス21を通って切替器41に加えら
れ、ここで第1の入力Aが選択されてデータバス22を
通り第1の入力レジスタ5NC保持される。第2および
第3の入力データB、Cはそれぞれデータバス23 、
24を通って第2および第3の入力レジスタ52 、5
3に保持される。第1〜第3の入力レジスタ51 、5
2 。
53の出力はそれぞれデータバス25 、26 、27
を通って3人力加算器71に入力され、ここで演算され
る。この3人力加算器71の出力はデータバス31を通
って第1のアドレスレジスタ61に転送され、ここに保
持される。しかし、連続した8語によるロード命令、ま
たはストア命令のように、8語の境界にデータが配列さ
れていることが必要条件となっている命令では、仮想れ
らの命令が解続されると、アドレス演算回路は第1およ
び第2の入力A、Hの加算結果の下位3ビツトをゼロサ
プレスし、第3の入力Cとこの結果とを加算する演算方
式になる。すなわち、第1の入力Aはデータバス21を
通って切替器41により選択され、データバス22を通
って第1の入力レジスタ51に保持される。第2および
第3の入力B、Cはそれぞれデータバス23 、24を
通って第2および第3の入力レジスタ52 、53に保
持される。次に、第1および第2の入力レジスタ51
、52に保持された入力情報はそれぞれデータバス25
、26を通って2人力加算器72で加算され、この2
人力加算器72の出力はデータバス30を通り切替器4
1に入力される。ここで、データバス30のデータの下
位3ビツトを強制的にゼロとしたゼロザブレス情報が選
択される。次のサイクルで再び第1の入力レジスタ51
にこの情報が保持される。この時、第2の入力レジスタ
52ハリセツトされ、第3の入力レジスタ53にFi第
3の入力Cがそのまま保持されている。第1〜第3の入
力レジスタ51 、52 、53の内容を演算情報とし
てデータバス25 、26 、27を通し、3人力加算
器71に入力して加算し、その出力はデータバス31全
通して第1のアドレスレジスタ61に保持される。
を通って3人力加算器71に入力され、ここで演算され
る。この3人力加算器71の出力はデータバス31を通
って第1のアドレスレジスタ61に転送され、ここに保
持される。しかし、連続した8語によるロード命令、ま
たはストア命令のように、8語の境界にデータが配列さ
れていることが必要条件となっている命令では、仮想れ
らの命令が解続されると、アドレス演算回路は第1およ
び第2の入力A、Hの加算結果の下位3ビツトをゼロサ
プレスし、第3の入力Cとこの結果とを加算する演算方
式になる。すなわち、第1の入力Aはデータバス21を
通って切替器41により選択され、データバス22を通
って第1の入力レジスタ51に保持される。第2および
第3の入力B、Cはそれぞれデータバス23 、24を
通って第2および第3の入力レジスタ52 、53に保
持される。次に、第1および第2の入力レジスタ51
、52に保持された入力情報はそれぞれデータバス25
、26を通って2人力加算器72で加算され、この2
人力加算器72の出力はデータバス30を通り切替器4
1に入力される。ここで、データバス30のデータの下
位3ビツトを強制的にゼロとしたゼロザブレス情報が選
択される。次のサイクルで再び第1の入力レジスタ51
にこの情報が保持される。この時、第2の入力レジスタ
52ハリセツトされ、第3の入力レジスタ53にFi第
3の入力Cがそのまま保持されている。第1〜第3の入
力レジスタ51 、52 、53の内容を演算情報とし
てデータバス25 、26 、27を通し、3人力加算
器71に入力して加算し、その出力はデータバス31全
通して第1のアドレスレジスタ61に保持される。
(発明の詳細な説明)
本発明には以上説明したように、第1〜第3の入力情報
を加算する3人力加算器と、これら3人力のうちの第1
および第2の入力を同じく加算する2人力加算器を並置
し、この2人力加算器の出力の1部のビットをゼロサプ
レスし、これら3人力のうちの第1の入力に代って入力
できるように構成することにより、マシンサイクル数を
大幅に短縮でき、演算時間を減することができると云う
効果がある。
を加算する3人力加算器と、これら3人力のうちの第1
および第2の入力を同じく加算する2人力加算器を並置
し、この2人力加算器の出力の1部のビットをゼロサプ
レスし、これら3人力のうちの第1の入力に代って入力
できるように構成することにより、マシンサイクル数を
大幅に短縮でき、演算時間を減することができると云う
効果がある。
第1図は従来のアドレス演算回路のブロック構成を示す
図である。 第2図は本発明によるアドレス演算回路のブロック構成
を示す図である。 1〜3 、7 、8 、51〜53 、61 、62・
・・・・・・・・レジスタ 4 、5 、72・・・2人力加算器 71・・・3人力加算器 6,41・・・切替器21
〜27 、30 、31・・・データバス特許出願人
日本電気株式会社 代理人 弁理士 井ノロ 壽 第1図
図である。 第2図は本発明によるアドレス演算回路のブロック構成
を示す図である。 1〜3 、7 、8 、51〜53 、61 、62・
・・・・・・・・レジスタ 4 、5 、72・・・2人力加算器 71・・・3人力加算器 6,41・・・切替器21
〜27 、30 、31・・・データバス特許出願人
日本電気株式会社 代理人 弁理士 井ノロ 壽 第1図
Claims (1)
- 第1、第2および第3の入力を加算するための3八力加
算器と、前記第1および第2の入力を加算するための2
八力加算器と、前記2八力加算器の出力の一部のビラト
ラゼロサプレスして前記第1の入力と切替えて前記3八
力加算器へ加え、これによ如前記第2の入力をゼロサプ
レスするための切替器とを備え、第1の特定状態では前
記3八力加算器は第1〜第3の入力を加えて出力し、第
2の特定状態では′@1サイクルで前記2八力加算器の
出力の1部のビットをゼロサプレスし、第2サイクルで
前記3八力加算器は前記ゼロサプレスされたビットから
成るデータと、ゼロデータと、第3の入力とを加算して
出力する様に構成したことを特徴とするアドレス演算回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57148868A JPS5938847A (ja) | 1982-08-27 | 1982-08-27 | アドレス演算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP57148868A JPS5938847A (ja) | 1982-08-27 | 1982-08-27 | アドレス演算回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5938847A true JPS5938847A (ja) | 1984-03-02 |
JPS6233620B2 JPS6233620B2 (ja) | 1987-07-22 |
Family
ID=15462524
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP57148868A Granted JPS5938847A (ja) | 1982-08-27 | 1982-08-27 | アドレス演算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5938847A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6455005A (en) * | 1987-08-25 | 1989-03-02 | Yao Seisakusho Kk | End processor for covered wire |
-
1982
- 1982-08-27 JP JP57148868A patent/JPS5938847A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS6233620B2 (ja) | 1987-07-22 |
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