JPH02294873A - ベクトルデータ処理方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はベクトルデータ処理方式に関し、特にベクトル
データ１エレメント当り（１ワード当り）のビット幅が
異なるベクトルデータの処理を行うベクトルデータ処理
方式に関するものである。

従来技術 従来、この種のベクトルデータ処理方式において、Ｎ　
（Ｎ＝ｎ×ｍ）ビット及びｎビット（ｎは自然数，ｍは
２以上の自然数）の異なるビット幅のデータを１つの演
算器にて処理することがある。

かかる場合、１ワードにＮビットのデータを格納可能な
ベクトルレジスタＭ個（Ｍは２以上の自然数）を設け、
このベクトルレジスタの各々の各１ワードに、データ形
式（ビット幅）に無関係に１エレメントを格納するよう
になっている。

よって、データ幅がｎビットのときにはベクトルレジス
タの（Ｎ−ｎ）ビット部分には“０“が格納されるよう
になっており、また、ベクトルレジスタ下段の演算回路
では、このベクトルレジスタＭ個から１ワード１エレメ
ントずつ読出して、Ｍ個の演算オペランド間の演算を実
行し、演算結果データを出力するような方式とされてい
る。

上述した従来のベクトルデータ処理方式では、データの
ビット幅に関係なくベクトルレジスタ１ワードに１エレ
メントのみが格納されるため、１ワードＮビット幅のデ
ータを格納することのできるベクトルレジスタにｎとッ
トデー夕が格納される場合には、（Ｎ−ｎ）ビット部分
には“０”が格納されることになってその部分は有効に
使用されていないことになる。

また、ベクトルレジスタ下段の演算回路においても、ｎ
ビットデータ時には該演算オペランドのうちいわゆる“
０“詰めされた（Ｎ−ｎ）ＸＭビットに関する演算回路
は有効に使用されていないことになる。

発明の目的 そこで、本発明は上記の如き従来技術の欠点を排除すべ
くなされたものであって、その目的とするところは、ベ
クトルレジスタのみならず演算回路をも有効に利用する
ことが可能なベクトルデータ処理方式を提供することに
ある。

発明の構成 本発明によれば、ｎビッ１・幅（ｎは自然数）のデータ
形式のベクトルデータと、ｍ×ｎビッ１・幅（ｍは２以
上の自然数）のデータ形式のベクトルデータとを処理可
能なベクトルデータ処理方式であって、１ワード当りｍ
×ｎビットのデータを夫々格納可能なＭ個（Ｍは２以上
の自然数）のベクトルレジスタと、前記ベクトルレジス
タの出力データを演算オペランドとして演算処理をなす
演算手段とを設け、ｍ×ｎビット幅のデータ形式のベク
トルデータ処理命令に応答して、前記ベクトルレジスタ
の各々の各１ワードにベクトルデータの１エレメントを
夫々格納し、前記ベクトルレジスタの各々から１エレメ
ントずつのデータを読出し、この読出されたＭ個のデー
タを演算オペランド群として前記演算手段へ入力して演
算せしめ、ｎビット幅のデータ形式のベクトルデータ処
理命令に応答して、前記ベクトルレジスタの各々の各１
ワードにベクトルデータのｍエレメントを夫々格納し、
前記ベクトルレジスタの各々からｍエレメントずつのデ
ータを読出し、この読出されたＭ　Ｘ　ｍ個のデータを
演算オペランド群として前記演算手段へ入力せしめてｍ
個の演算結果データを得ることを特徴とするベクトルデ
ータ処理方式が得られる。

実施例 次に、本発明の実施例について図面を参照して説明する
。

まず、第１の実施例としてｎ−４，ｍ−２，Ｍ一２のと
きの符号無し２進固定小数データの加算器について第１
図を参照しつつ述べる。図において、ベクトルデータ処
理装置１は２つの８ビットデータＸＩ　＝　（ｘｌｌ，
　−・・，　　ｘ１８）　、Ｘ２　−　（ｘ２１，・・
・　ｘ２８）と、切換信号Ｓとを入力とし、８ビソトデ
ータＢ−　（ｂｌ　，・・・，ｂ８）と、オーバフ口一
報告信号Ｅｌ，Ｅ２と切換信号Ｔとを出力する。

但し、切換信号Ｓは“１”のとき、４ビット幅のデータ
を演算オペランドとして処理することを指示し、″Ｏ゛
のとき、８ビット幅のデータを演算オペランドとして処
理することを指示する。

ベクトルレジスタ１０．１１はそれぞれ入力されたＸＩ
，Ｘ２をベクトルレジスタライト制御信号の指示に従っ
て格納するとともに、ベクトルレジスタリード制御信号
の指示に従ってそれぞれ１ワードずつ出力する。尚、こ
れ等ベクトルレジスタライト制御信号及びベクトルレジ
スタリード制御信号については、一般にベクトルレジス
タを使用する場合、付随して使用されるものとして、こ
こでは図中への記載及び説明を略す。

切換信号入力レジスタ１５は切換信号Ｓを入力として格
納した後、データパスＩｌｌを通してＳを、データバス
１１２を通してＳの否定信号を夫々出力する。演算オペ
ランド入力レジスタ１２．１３は夫々データパス１００
及びｌｏｔを通してベクトルレジスタ１０．１１からの
リードデータを受けて格納する。

ここで、レジスタ１２．１３に格納されたデータをそれ
ぞれＡｔ　＝　（ａ　１１，　−，　　ａ　１８）　、
Ａ２　−（　ａ　２１・・・　ａ２８）とする。演算オ
ペランド入力レジスタ１２に格納されたデータのうち、
上位の４ビット（　ａ　１１　　・・ａ　１４）はデー
タバス１０２を通して加算器４に出力され、下位４ビッ
ト（ａ１５・・・ａ１８）はデータパス１０３を通して
加算器３に出力される。　また、演算オペランドレジス
タ１３に格納されたデータのうち上位の４ビット（　ａ
　２１・・・ａ２４）はデータバス１０４を通して加算
器４に出力され、下位４ビット（　ａ　２５，・・・，
ａ２１１）はデータパス１０５を通して加算器３に出力
される。加算器３はデータバス１０３を通して（　ａ　
１５，−，　　ａ　１８）をデータバス１０５を通して
（　ａ　２５，・・・，ａ２８）を夫々受けると、２つ
の４ビットデータの加算を実行し、加算結果５ビットの
うち最上位の１ビットをデータパス１０Ｂを通して出力
し、その他の４ビットをデータバス１０７を通して出力
する。

論理積回路５はデータバス１１２を通して切換信号Ｓの
否定信号を入力するとともに、データバス１０Ｂを通し
て加算器３の出力のうちの最上位１ビットを入力し、こ
れ等２つの入力が共に“１”であるときのみ“１“を出
力する。従って、切換信号Ｓ−１で、４ビットデータの
処理であることを示している場合には、加算器３から加
算器４への桁上りは“０”に抑えられる。

加算器４はデータバス１０２を通して（ａｌｌ，・・・
ａ　１４）を、データバス１０４を通して（　ａ　２１
．−ａ２４）を夫々受けると共に、データパス１１７を
通して論理禎回路５の出力を受けこれ等３つの入力デー
タの加算を実行した後、加算結果５ビットのうちの最上
位１ビットをデータパス１０ｇを通して出力するととも
に、残りの４ビットをデータパスｌ０９を通して出力す
る。

結果出力レジスタ１４はデータバス１０９を通して演算
器４の出力の下位４ビットを、データパス１０７を通し
て演算器３の出力の下位４ビットを夫々受けて格納した
後、ベクトルデータ処理装置１の１出力Ｂ−（ｂｌ，・
・・．ｂ８）として送出する。

切換信号出力レジスタ１６はデータバスＩｌｌを通して
切換信号Ｓを入力格納した後、データバス＋１４を通し
てベクトルデータ処理装置１の一出力Ｔとして送出する
。オーバフロー格納レジスタ１７はデータバス１０８を
通して加算器４の出力データの最上位１ビットを入力格
納した後、データパス１１５を通してベクトルデータ処
理装置１の１出力Ｅ１として送出する。

論理積回路６はデータパス１１１を通して切換信号Ｓを
受けるとともにデータバス１０６を通して加算器３の出
力データの最上位１ビットを受け、これ等２つの入力が
共に１であるときのみ１を出力する。

従って、切換信号Ｓ−０で、演算オペランドが８ビット
幅のデータであることを示す場合には、論理積回路６の
出力は必ず“０”となる。オーバーフロー洛納レジスタ
１８はデータバス１１３を通して論理積回路６の出力を
受けるとともに格納し、データパス１１６を通してベク
トルデータ処理装置１の１出力Ｅ２として送出する。

以上説明した構成及び動作により、ベクトルデタ処理装
置１は演算オペランドが８ビット幅の時には、ＡＩ　−
　（　ａ　１１，−，　ａｌ８　）とＡ２　−　（ａ２
＋，・・・，　ａ２ｇ　）との加算を実行して８ビット
の演算結果データＢ−　（ｂｌ　，・・・．ｂ８）及び
オーバフ口一報告信号Ｅｌを出力する。このとき、論理
積回路６により演算器３のオーバフ口ー信号の導出を禁
止し、８ビット幅演算に無関係なオーバフ口一報告信号
Ｅ２を無効化している。

演算オペランドが４ビット幅の時には、（ａｌｌ，−，
ａｌ４）と（ａ２１　，−，　ａ２４　）との加算と、
（　ａ　１５，−，　ａｌ８　）と（　ａ　２５，　−
，　ａ２８　）との加算とを実行し、それぞれの演算結
果（ｂｌ，・・・ｂ４）、（ｂ５．・・・．ｂ８）及び
それぞれに対応するオーバフ口一報告信号Ｅｌ．Ｅ２を
出力するようにしている。

次に、本発明の第２の実施例として、ロー３，ｍ−３，
Ｍ＝２のときの符号無し２進固定小数点データの乗算器
について第２図を用いて述べる。

ベクトルデータ処理装置２は２つの９ビットデータＸｌ
ｌ　−　（ｘｌｌ，−，　　ｘｌ９）　，　Ｘ２−（ｘ
２１，　−・・Ｘ２９）と切換信号Ｓとを入力とし、１
８ビットデータＢ−　（ｂｌ　，・・・　ｂ　１８）と
、切換信号Ｔとを出力する。

但し切換信号Ｓは“１″のとき、９ビット幅のデータを
演算オペランドとして処理することを指示し、“Ｏ”の
とき、３ビット幅のデータを演算オペランドとして処理
することを指示する。

ベクトルレジスタ４０．４１はそれぞれ入力したＸ１．
Ｘ２をベクトルレジスタライト制御信号の指定に従って
格納するとともに、ベクトルレジスタリード制御信号の
指定に従ってそれぞれ１ワードずつ出力する。尚、ベク
トルレジスタライト制御信号及びベクトルレジスタリー
ド制御信号については，一般にベクトルレジスタを使用
する場合、付随して使用されるものとして、ここでは図
中への記載及び説明を略す。

切換信号入力レジスタ４４は切換信号Ｓを入力格納した
後、データバス２３５を通して出力する。

演算オペランドレジスタ４２．４３は夫々データバス２
１０，２１１を通してベクトルレジスタ４０．４１から
のリードデータを入力格納する。

ここで、レジスタ４２．４３に格納されたデータを夫々
ＡＩＩ＝　（ａｌ　，　−，　　ａｌ９）　、Ａ２　＝
　（ａ２１，・・・，ａ２９）とする。演算オペランド
レジスタ２０３に格納されたデータのうち、（　ａ　ｌ
ｔ，ａｌ２，ａｌ３）はデータパス２１２を通して乗算
器２１．２４２７に、（　ａ　１４，ａｌ５，ａｌ６）
はデータパス２１３を通して乗算器２２，２５．２８に
（　ａ　１？，ａｌ８，ａｌ９）はデータパス２１４を
通して乗算器２３．２６．２９にそれぞれ出力されて各
乗算器に入力される。

演算オペランドレジスタ２０４に格納されたデタのうち
、（　ａ　２１，ａ２２，ａ２３）はデータパス２１５
を通して乗算器２７，２８．２９に（　ａ２４．ａ２５
，ａ２Ｂ　）はデータパス２１６を通して乗算器２４，
２５．２６に（　ａ　２７，　　ａ　２８，　　ａ　２
９）はデータパス２１７を通して乗算器２１，２２．２
３にそれぞれ出力されて各乗算器に入力される。

乗算器２１〜２つはそれぞれ入力された２つの３ビット
データの乗算を実行し、各結果をそれぞれデータパス２
１８〜２２６を通して出力する。

論理積回路３０〜３５はデータパス２３５を通して切換
信号Ｓをそれぞれ入力とするとともに、論理積回路はデ
ータバス２２１を通して乗算器２４の出力を、論理積回
路３１はデータパス２１ｇを通して乗算器２１の出力を
論理積回路３２はデータパス２２５を通して乗算器２８
の出力を、論理積回路３３はデータパス２１９を通して
乗算器２２の出力を、論理積回路３４はデータパス２２
６を通して乗算器２９の出力を、論理積回路３５はデー
タパス２２３を通して乗算器２６の出力をそれぞれ受取
る。

よって、これ等論理積回路は切換信号Ｓが“１”の時は
各乗算器からの入力を切換信号Ｓが“０”の時は（０．
０’．０，０．０．０）をそれぞれデータパス２２７〜
２３２を通して出力する。

加算器３６はデータパス２２４，２２２，２２０を通し
てそれぞれ乗算器２７，２５．２３の出力を受けるとと
もに、データバス２２７〜２３２を通してそれそれ論理
積回路３０〜３５の出力を受け、該入カデタのビットの
ビットの重みを考慮して加算を実行し、１８ビットデー
タＢ−（ｂｌ，・・・，　ｂｌ８　）をデータバス２３
３を通して出力する。

結果出力レジスタ４６はデータバス２３３を通して加算
器３６の出力データを入力格納した後、ベクｌ・ルデー
タ処理装置２の１出力としてデータパス２３４を通して
出力する。

切換信号出力レジスタ４５はデータバス２３５を通して
切換信号Ｓを入力格納した後、ベク１・ルデータ処理装
置２の１出力としてデータパス２３６を通して出力する
。

以上説明した構成及び動作により、ベクトルデタ処理装
置２は演算オペランドが９ビット幅の時にはＡ　ｌａ＝
　（　ａ　１１，　・・・，　　ａ　１９）とＡ２２−
（ａｌ，・・・，ａ２９）との乗算を実行して１８ビッ
１・の演算結果データＢ−（ｂｌ，・・・，　ｂｔｇ　
）を出力する。

また、演算オペランドが３ビット幅の時は（ａ１１，ａ
ｌ２．ａｌ３）と（　ａ　２１，ａ２２，ａ２３）との
乗算と、（　ａ　１４，ａｌ５，ａｌ６）と（　ａ　２
４，ａ２５．ａ２Ｂ）との乗算と、（　ａ　１７，ａ１
ｇ，ａｌ９）と（　ａ　２７，ａ２８，ａ２９）との乗
算とを夫々実行し、それぞれの演算結果（　ｂ　Ｌ，・
・・　ｂ６）、（ｂ７，・・・，ｂｌ２）、（ｂｌ３，
・・・，　ｂｌｇ　）を出力する。このとき、論理積回
路３０〜３５により、３ビット幅の演算に必要な各加算
器の加算結果を禁止して無効化している。

この様に、１ワードにＮ（Ｎ−ｎ×ｍで　ｎは自然数、
ｍは２以上の整数）ビットデータを格納することができ
るベクトルレジスタを有するベクトルデータ処理装置に
おいて、Ｎビット幅のデタを演算オペランドとする時に
は、ベクトルレジスタ１ワードに１藺のＮビットデータ
を格納し、下段の演算回路で１個の演算を実行してその
結果を出力し、ｎビット幅のデータを演算オペラントと
する時には、ベクトルレジスタ１ワードにｍ個のｎビッ
トデータを格納し、下段の演算回路でｍ個の演算を実行
してその結果を出力することにより、従来有効に使用さ
れていなかった、ベク１・ルレジスタ１ワード中の（Ｎ
−ｎ）ビットを有効に利用できると共にｎビット幅のデ
ータを演算オペランドとして下段の演算回路で１演算を
実行するようにした場合に、従来では１演算オペレンド
中の″０”詰めされた（Ｎ−ｎ）ビットに関する演算回
路をも、有効に使用できる。

また、ｎビット幅のデータを演算オペランドとする演算
を実行する時には、１度にｍ個の演算が処理できるため
に、ベクトル演算を高速に実行できる。

更に、ｎビット幅のデータを演算オペランドとするｍ個
の演算器を設け、ｎビット幅のデータを演算オペランド
とするときに演算器が独立に動作し、演算結果を出力す
るのに障害をきたす信号を無効化するような制御回路を
設けることにより、ｎビットデータｍ組の同時処理が困
難と考えられる演算についても、上述したと同様な効果
が｛１−ｔられることになる。

発明の効果 叙上の如く、本発明によれば、互いに異なるビット幅の
ベクトルデータの演算に際し、、ビット幅の大なるベク
トルデータ形式に適したベクトルレジスタ及び演算器を
ビット幅の小なるデータ形式のベクトルデータの演算時
にも有効に使用できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例のブロック図、第２図は本発
明の他の実施例のブロック図である。 主要部分の符号の説明 １０．１１，４０．４１・・・・・・ベクトルレジスタ
２，３，４．３６・・・・・・加算器 ２１〜２９・・・・・・乗算器 第１図

Claims (1)

【特許請求の範囲】
1. （１）ｎビット幅（ｎは自然数）のデータ形式のベクト
   ルデータと、ｍ×ｎビット幅（ｍは２以上の自然数）の
   データ形式のベクトルデータとを処理可能なベクトルデ
   ータ処理方式であって、１ワード当りｍ×ｎビットのデ
   ータを夫々格納可能なＭ個（Ｍは２以上の自然数）のベ
   クトルレジスタと、前記ベクトルレジスタの出力データ
   を演算オペランドとして演算処理をなす演算手段とを設
   け、ｍ×ｎビット幅のデータ形式のベクトルデータ処理
   命令に応答して、前記ベクトルレジスタの各々の各１ワ
   ードにベクトルデータの１エレメントを夫々格納し、前
   記ベクトルレジスタの各々から１エレメントずつのデー
   タを読出し、この読出されたＭ個のデータを演算オペラ
   ンド群として前記演算手段へ入力して演算せしめ、ｎビ
   ット幅のデータ形式のベクトルデータ処理命令に応答し
   て、前記ベクトルレジスタの各々の各１ワードにベクト
   ルデータのｍエレメントを夫々格納し、前記ベクトルレ
   ジスタの各々からｍエレメントずつのデータを読出し、
   この読出されたＭ×ｍ個のデータを演算オペランド群と
   して前記演算手段へ入力せしめてｍ個の演算結果データ
   を得ることを特徴とするベクトルデータ処理方式。