JPH02294873A - ベクトルデータ処理方式 - Google Patents
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- JPH02294873A JPH02294873A JP11682789A JP11682789A JPH02294873A JP H02294873 A JPH02294873 A JP H02294873A JP 11682789 A JP11682789 A JP 11682789A JP 11682789 A JP11682789 A JP 11682789A JP H02294873 A JPH02294873 A JP H02294873A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はベクトルデータ処理方式に関し、特にベクトル
データ1エレメント当り(1ワード当り)のビット幅が
異なるベクトルデータの処理を行うベクトルデータ処理
方式に関するものである。
データ1エレメント当り(1ワード当り)のビット幅が
異なるベクトルデータの処理を行うベクトルデータ処理
方式に関するものである。
従来技術
従来、この種のベクトルデータ処理方式において、N
(N=n×m)ビット及びnビット(nは自然数,mは
2以上の自然数)の異なるビット幅のデータを1つの演
算器にて処理することがある。
(N=n×m)ビット及びnビット(nは自然数,mは
2以上の自然数)の異なるビット幅のデータを1つの演
算器にて処理することがある。
かかる場合、1ワードにNビットのデータを格納可能な
ベクトルレジスタM個(Mは2以上の自然数)を設け、
このベクトルレジスタの各々の各1ワードに、データ形
式(ビット幅)に無関係に1エレメントを格納するよう
になっている。
ベクトルレジスタM個(Mは2以上の自然数)を設け、
このベクトルレジスタの各々の各1ワードに、データ形
式(ビット幅)に無関係に1エレメントを格納するよう
になっている。
よって、データ幅がnビットのときにはベクトルレジス
タの(N−n)ビット部分には“0“が格納されるよう
になっており、また、ベクトルレジスタ下段の演算回路
では、このベクトルレジスタM個から1ワード1エレメ
ントずつ読出して、M個の演算オペランド間の演算を実
行し、演算結果データを出力するような方式とされてい
る。
タの(N−n)ビット部分には“0“が格納されるよう
になっており、また、ベクトルレジスタ下段の演算回路
では、このベクトルレジスタM個から1ワード1エレメ
ントずつ読出して、M個の演算オペランド間の演算を実
行し、演算結果データを出力するような方式とされてい
る。
上述した従来のベクトルデータ処理方式では、データの
ビット幅に関係なくベクトルレジスタ1ワードに1エレ
メントのみが格納されるため、1ワードNビット幅のデ
ータを格納することのできるベクトルレジスタにnとッ
トデー夕が格納される場合には、(N−n)ビット部分
には“0”が格納されることになってその部分は有効に
使用されていないことになる。
ビット幅に関係なくベクトルレジスタ1ワードに1エレ
メントのみが格納されるため、1ワードNビット幅のデ
ータを格納することのできるベクトルレジスタにnとッ
トデー夕が格納される場合には、(N−n)ビット部分
には“0”が格納されることになってその部分は有効に
使用されていないことになる。
また、ベクトルレジスタ下段の演算回路においても、n
ビットデータ時には該演算オペランドのうちいわゆる“
0“詰めされた(N−n)XMビットに関する演算回路
は有効に使用されていないことになる。
ビットデータ時には該演算オペランドのうちいわゆる“
0“詰めされた(N−n)XMビットに関する演算回路
は有効に使用されていないことになる。
発明の目的
そこで、本発明は上記の如き従来技術の欠点を排除すべ
くなされたものであって、その目的とするところは、ベ
クトルレジスタのみならず演算回路をも有効に利用する
ことが可能なベクトルデータ処理方式を提供することに
ある。
くなされたものであって、その目的とするところは、ベ
クトルレジスタのみならず演算回路をも有効に利用する
ことが可能なベクトルデータ処理方式を提供することに
ある。
発明の構成
本発明によれば、nビッ1・幅(nは自然数)のデータ
形式のベクトルデータと、m×nビッ1・幅(mは2以
上の自然数)のデータ形式のベクトルデータとを処理可
能なベクトルデータ処理方式であって、1ワード当りm
×nビットのデータを夫々格納可能なM個(Mは2以上
の自然数)のベクトルレジスタと、前記ベクトルレジス
タの出力データを演算オペランドとして演算処理をなす
演算手段とを設け、m×nビット幅のデータ形式のベク
トルデータ処理命令に応答して、前記ベクトルレジスタ
の各々の各1ワードにベクトルデータの1エレメントを
夫々格納し、前記ベクトルレジスタの各々から1エレメ
ントずつのデータを読出し、この読出されたM個のデー
タを演算オペランド群として前記演算手段へ入力して演
算せしめ、nビット幅のデータ形式のベクトルデータ処
理命令に応答して、前記ベクトルレジスタの各々の各1
ワードにベクトルデータのmエレメントを夫々格納し、
前記ベクトルレジスタの各々からmエレメントずつのデ
ータを読出し、この読出されたM X m個のデータを
演算オペランド群として前記演算手段へ入力せしめてm
個の演算結果データを得ることを特徴とするベクトルデ
ータ処理方式が得られる。
形式のベクトルデータと、m×nビッ1・幅(mは2以
上の自然数)のデータ形式のベクトルデータとを処理可
能なベクトルデータ処理方式であって、1ワード当りm
×nビットのデータを夫々格納可能なM個(Mは2以上
の自然数)のベクトルレジスタと、前記ベクトルレジス
タの出力データを演算オペランドとして演算処理をなす
演算手段とを設け、m×nビット幅のデータ形式のベク
トルデータ処理命令に応答して、前記ベクトルレジスタ
の各々の各1ワードにベクトルデータの1エレメントを
夫々格納し、前記ベクトルレジスタの各々から1エレメ
ントずつのデータを読出し、この読出されたM個のデー
タを演算オペランド群として前記演算手段へ入力して演
算せしめ、nビット幅のデータ形式のベクトルデータ処
理命令に応答して、前記ベクトルレジスタの各々の各1
ワードにベクトルデータのmエレメントを夫々格納し、
前記ベクトルレジスタの各々からmエレメントずつのデ
ータを読出し、この読出されたM X m個のデータを
演算オペランド群として前記演算手段へ入力せしめてm
個の演算結果データを得ることを特徴とするベクトルデ
ータ処理方式が得られる。
実施例
次に、本発明の実施例について図面を参照して説明する
。
。
まず、第1の実施例としてn−4,m−2,M一2のと
きの符号無し2進固定小数データの加算器について第1
図を参照しつつ述べる。図において、ベクトルデータ処
理装置1は2つの8ビットデータXI = (xll,
−・・, x18) 、X2 − (x21,・・
・ x28)と、切換信号Sとを入力とし、8ビソトデ
ータB− (bl ,・・・,b8)と、オーバフ口一
報告信号El,E2と切換信号Tとを出力する。
きの符号無し2進固定小数データの加算器について第1
図を参照しつつ述べる。図において、ベクトルデータ処
理装置1は2つの8ビットデータXI = (xll,
−・・, x18) 、X2 − (x21,・・
・ x28)と、切換信号Sとを入力とし、8ビソトデ
ータB− (bl ,・・・,b8)と、オーバフ口一
報告信号El,E2と切換信号Tとを出力する。
但し、切換信号Sは“1”のとき、4ビット幅のデータ
を演算オペランドとして処理することを指示し、″O゛
のとき、8ビット幅のデータを演算オペランドとして処
理することを指示する。
を演算オペランドとして処理することを指示し、″O゛
のとき、8ビット幅のデータを演算オペランドとして処
理することを指示する。
ベクトルレジスタ10.11はそれぞれ入力されたXI
,X2をベクトルレジスタライト制御信号の指示に従っ
て格納するとともに、ベクトルレジスタリード制御信号
の指示に従ってそれぞれ1ワードずつ出力する。尚、こ
れ等ベクトルレジスタライト制御信号及びベクトルレジ
スタリード制御信号については、一般にベクトルレジス
タを使用する場合、付随して使用されるものとして、こ
こでは図中への記載及び説明を略す。
,X2をベクトルレジスタライト制御信号の指示に従っ
て格納するとともに、ベクトルレジスタリード制御信号
の指示に従ってそれぞれ1ワードずつ出力する。尚、こ
れ等ベクトルレジスタライト制御信号及びベクトルレジ
スタリード制御信号については、一般にベクトルレジス
タを使用する場合、付随して使用されるものとして、こ
こでは図中への記載及び説明を略す。
切換信号入力レジスタ15は切換信号Sを入力として格
納した後、データパスIllを通してSを、データバス
112を通してSの否定信号を夫々出力する。演算オペ
ランド入力レジスタ12.13は夫々データパス100
及びlotを通してベクトルレジスタ10.11からの
リードデータを受けて格納する。
納した後、データパスIllを通してSを、データバス
112を通してSの否定信号を夫々出力する。演算オペ
ランド入力レジスタ12.13は夫々データパス100
及びlotを通してベクトルレジスタ10.11からの
リードデータを受けて格納する。
ここで、レジスタ12.13に格納されたデータをそれ
ぞれAt = (a 11, −, a 18) 、
A2 −( a 21・・・ a28)とする。演算オ
ペランド入力レジスタ12に格納されたデータのうち、
上位の4ビット( a 11 ・・a 14)はデー
タバス102を通して加算器4に出力され、下位4ビッ
ト(a15・・・a18)はデータパス103を通して
加算器3に出力される。 また、演算オペランドレジス
タ13に格納されたデータのうち上位の4ビット( a
21・・・a24)はデータバス104を通して加算
器4に出力され、下位4ビット( a 25,・・・,
a211)はデータパス105を通して加算器3に出力
される。加算器3はデータバス103を通して( a
15,−, a 18)をデータバス105を通して
( a 25,・・・,a28)を夫々受けると、2つ
の4ビットデータの加算を実行し、加算結果5ビットの
うち最上位の1ビットをデータパス10Bを通して出力
し、その他の4ビットをデータバス107を通して出力
する。
ぞれAt = (a 11, −, a 18) 、
A2 −( a 21・・・ a28)とする。演算オ
ペランド入力レジスタ12に格納されたデータのうち、
上位の4ビット( a 11 ・・a 14)はデー
タバス102を通して加算器4に出力され、下位4ビッ
ト(a15・・・a18)はデータパス103を通して
加算器3に出力される。 また、演算オペランドレジス
タ13に格納されたデータのうち上位の4ビット( a
21・・・a24)はデータバス104を通して加算
器4に出力され、下位4ビット( a 25,・・・,
a211)はデータパス105を通して加算器3に出力
される。加算器3はデータバス103を通して( a
15,−, a 18)をデータバス105を通して
( a 25,・・・,a28)を夫々受けると、2つ
の4ビットデータの加算を実行し、加算結果5ビットの
うち最上位の1ビットをデータパス10Bを通して出力
し、その他の4ビットをデータバス107を通して出力
する。
論理積回路5はデータバス112を通して切換信号Sの
否定信号を入力するとともに、データバス10Bを通し
て加算器3の出力のうちの最上位1ビットを入力し、こ
れ等2つの入力が共に“1”であるときのみ“1“を出
力する。従って、切換信号S−1で、4ビットデータの
処理であることを示している場合には、加算器3から加
算器4への桁上りは“0”に抑えられる。
否定信号を入力するとともに、データバス10Bを通し
て加算器3の出力のうちの最上位1ビットを入力し、こ
れ等2つの入力が共に“1”であるときのみ“1“を出
力する。従って、切換信号S−1で、4ビットデータの
処理であることを示している場合には、加算器3から加
算器4への桁上りは“0”に抑えられる。
加算器4はデータバス102を通して(all,・・・
a 14)を、データバス104を通して( a 21
.−a24)を夫々受けると共に、データパス117を
通して論理禎回路5の出力を受けこれ等3つの入力デー
タの加算を実行した後、加算結果5ビットのうちの最上
位1ビットをデータパス10gを通して出力するととも
に、残りの4ビットをデータパスl09を通して出力す
る。
a 14)を、データバス104を通して( a 21
.−a24)を夫々受けると共に、データパス117を
通して論理禎回路5の出力を受けこれ等3つの入力デー
タの加算を実行した後、加算結果5ビットのうちの最上
位1ビットをデータパス10gを通して出力するととも
に、残りの4ビットをデータパスl09を通して出力す
る。
結果出力レジスタ14はデータバス109を通して演算
器4の出力の下位4ビットを、データパス107を通し
て演算器3の出力の下位4ビットを夫々受けて格納した
後、ベクトルデータ処理装置1の1出力B−(bl,・
・・.b8)として送出する。
器4の出力の下位4ビットを、データパス107を通し
て演算器3の出力の下位4ビットを夫々受けて格納した
後、ベクトルデータ処理装置1の1出力B−(bl,・
・・.b8)として送出する。
切換信号出力レジスタ16はデータバスIllを通して
切換信号Sを入力格納した後、データバス+14を通し
てベクトルデータ処理装置1の一出力Tとして送出する
。オーバフロー格納レジスタ17はデータバス108を
通して加算器4の出力データの最上位1ビットを入力格
納した後、データパス115を通してベクトルデータ処
理装置1の1出力E1として送出する。
切換信号Sを入力格納した後、データバス+14を通し
てベクトルデータ処理装置1の一出力Tとして送出する
。オーバフロー格納レジスタ17はデータバス108を
通して加算器4の出力データの最上位1ビットを入力格
納した後、データパス115を通してベクトルデータ処
理装置1の1出力E1として送出する。
論理積回路6はデータパス111を通して切換信号Sを
受けるとともにデータバス106を通して加算器3の出
力データの最上位1ビットを受け、これ等2つの入力が
共に1であるときのみ1を出力する。
受けるとともにデータバス106を通して加算器3の出
力データの最上位1ビットを受け、これ等2つの入力が
共に1であるときのみ1を出力する。
従って、切換信号S−0で、演算オペランドが8ビット
幅のデータであることを示す場合には、論理積回路6の
出力は必ず“0”となる。オーバーフロー洛納レジスタ
18はデータバス113を通して論理積回路6の出力を
受けるとともに格納し、データパス116を通してベク
トルデータ処理装置1の1出力E2として送出する。
幅のデータであることを示す場合には、論理積回路6の
出力は必ず“0”となる。オーバーフロー洛納レジスタ
18はデータバス113を通して論理積回路6の出力を
受けるとともに格納し、データパス116を通してベク
トルデータ処理装置1の1出力E2として送出する。
以上説明した構成及び動作により、ベクトルデタ処理装
置1は演算オペランドが8ビット幅の時には、AI −
( a 11,−, al8 )とA2 − (a2
+,・・・, a2g )との加算を実行して8ビット
の演算結果データB− (bl ,・・・.b8)及び
オーバフ口一報告信号Elを出力する。このとき、論理
積回路6により演算器3のオーバフ口ー信号の導出を禁
止し、8ビット幅演算に無関係なオーバフ口一報告信号
E2を無効化している。
置1は演算オペランドが8ビット幅の時には、AI −
( a 11,−, al8 )とA2 − (a2
+,・・・, a2g )との加算を実行して8ビット
の演算結果データB− (bl ,・・・.b8)及び
オーバフ口一報告信号Elを出力する。このとき、論理
積回路6により演算器3のオーバフ口ー信号の導出を禁
止し、8ビット幅演算に無関係なオーバフ口一報告信号
E2を無効化している。
演算オペランドが4ビット幅の時には、(all,−,
al4)と(a21 ,−, a24 )との加算と、
( a 15,−, al8 )と( a 25, −
, a28 )との加算とを実行し、それぞれの演算結
果(bl,・・・b4)、(b5.・・・.b8)及び
それぞれに対応するオーバフ口一報告信号El.E2を
出力するようにしている。
al4)と(a21 ,−, a24 )との加算と、
( a 15,−, al8 )と( a 25, −
, a28 )との加算とを実行し、それぞれの演算結
果(bl,・・・b4)、(b5.・・・.b8)及び
それぞれに対応するオーバフ口一報告信号El.E2を
出力するようにしている。
次に、本発明の第2の実施例として、ロー3,m−3,
M=2のときの符号無し2進固定小数点データの乗算器
について第2図を用いて述べる。
M=2のときの符号無し2進固定小数点データの乗算器
について第2図を用いて述べる。
ベクトルデータ処理装置2は2つの9ビットデータXl
l − (xll,−, xl9) , X2−(x
21, −・・X29)と切換信号Sとを入力とし、1
8ビットデータB− (bl ,・・・ b 18)と
、切換信号Tとを出力する。
l − (xll,−, xl9) , X2−(x
21, −・・X29)と切換信号Sとを入力とし、1
8ビットデータB− (bl ,・・・ b 18)と
、切換信号Tとを出力する。
但し切換信号Sは“1″のとき、9ビット幅のデータを
演算オペランドとして処理することを指示し、“O”の
とき、3ビット幅のデータを演算オペランドとして処理
することを指示する。
演算オペランドとして処理することを指示し、“O”の
とき、3ビット幅のデータを演算オペランドとして処理
することを指示する。
ベクトルレジスタ40.41はそれぞれ入力したX1.
X2をベクトルレジスタライト制御信号の指定に従って
格納するとともに、ベクトルレジスタリード制御信号の
指定に従ってそれぞれ1ワードずつ出力する。尚、ベク
トルレジスタライト制御信号及びベクトルレジスタリー
ド制御信号については,一般にベクトルレジスタを使用
する場合、付随して使用されるものとして、ここでは図
中への記載及び説明を略す。
X2をベクトルレジスタライト制御信号の指定に従って
格納するとともに、ベクトルレジスタリード制御信号の
指定に従ってそれぞれ1ワードずつ出力する。尚、ベク
トルレジスタライト制御信号及びベクトルレジスタリー
ド制御信号については,一般にベクトルレジスタを使用
する場合、付随して使用されるものとして、ここでは図
中への記載及び説明を略す。
切換信号入力レジスタ44は切換信号Sを入力格納した
後、データバス235を通して出力する。
後、データバス235を通して出力する。
演算オペランドレジスタ42.43は夫々データバス2
10,211を通してベクトルレジスタ40.41から
のリードデータを入力格納する。
10,211を通してベクトルレジスタ40.41から
のリードデータを入力格納する。
ここで、レジスタ42.43に格納されたデータを夫々
AII= (al , −, al9) 、A2 =
(a21,・・・,a29)とする。演算オペランド
レジスタ203に格納されたデータのうち、( a l
t,al2,al3)はデータパス212を通して乗算
器21.2427に、( a 14,al5,al6)
はデータパス213を通して乗算器22,25.28に
( a 1?,al8,al9)はデータパス214を
通して乗算器23.26.29にそれぞれ出力されて各
乗算器に入力される。
AII= (al , −, al9) 、A2 =
(a21,・・・,a29)とする。演算オペランド
レジスタ203に格納されたデータのうち、( a l
t,al2,al3)はデータパス212を通して乗算
器21.2427に、( a 14,al5,al6)
はデータパス213を通して乗算器22,25.28に
( a 1?,al8,al9)はデータパス214を
通して乗算器23.26.29にそれぞれ出力されて各
乗算器に入力される。
演算オペランドレジスタ204に格納されたデタのうち
、( a 21,a22,a23)はデータパス215
を通して乗算器27,28.29に( a24.a25
,a2B )はデータパス216を通して乗算器24,
25.26に( a 27, a 28, a 2
9)はデータパス217を通して乗算器21,22.2
3にそれぞれ出力されて各乗算器に入力される。
、( a 21,a22,a23)はデータパス215
を通して乗算器27,28.29に( a24.a25
,a2B )はデータパス216を通して乗算器24,
25.26に( a 27, a 28, a 2
9)はデータパス217を通して乗算器21,22.2
3にそれぞれ出力されて各乗算器に入力される。
乗算器21〜2つはそれぞれ入力された2つの3ビット
データの乗算を実行し、各結果をそれぞれデータパス2
18〜226を通して出力する。
データの乗算を実行し、各結果をそれぞれデータパス2
18〜226を通して出力する。
論理積回路30〜35はデータパス235を通して切換
信号Sをそれぞれ入力とするとともに、論理積回路はデ
ータバス221を通して乗算器24の出力を、論理積回
路31はデータパス21gを通して乗算器21の出力を
論理積回路32はデータパス225を通して乗算器28
の出力を、論理積回路33はデータパス219を通して
乗算器22の出力を、論理積回路34はデータパス22
6を通して乗算器29の出力を、論理積回路35はデー
タパス223を通して乗算器26の出力をそれぞれ受取
る。
信号Sをそれぞれ入力とするとともに、論理積回路はデ
ータバス221を通して乗算器24の出力を、論理積回
路31はデータパス21gを通して乗算器21の出力を
論理積回路32はデータパス225を通して乗算器28
の出力を、論理積回路33はデータパス219を通して
乗算器22の出力を、論理積回路34はデータパス22
6を通して乗算器29の出力を、論理積回路35はデー
タパス223を通して乗算器26の出力をそれぞれ受取
る。
よって、これ等論理積回路は切換信号Sが“1”の時は
各乗算器からの入力を切換信号Sが“0”の時は(0.
0’.0,0.0.0)をそれぞれデータパス227〜
232を通して出力する。
各乗算器からの入力を切換信号Sが“0”の時は(0.
0’.0,0.0.0)をそれぞれデータパス227〜
232を通して出力する。
加算器36はデータパス224,222,220を通し
てそれぞれ乗算器27,25.23の出力を受けるとと
もに、データバス227〜232を通してそれそれ論理
積回路30〜35の出力を受け、該入カデタのビットの
ビットの重みを考慮して加算を実行し、18ビットデー
タB−(bl,・・・, bl8 )をデータバス23
3を通して出力する。
てそれぞれ乗算器27,25.23の出力を受けるとと
もに、データバス227〜232を通してそれそれ論理
積回路30〜35の出力を受け、該入カデタのビットの
ビットの重みを考慮して加算を実行し、18ビットデー
タB−(bl,・・・, bl8 )をデータバス23
3を通して出力する。
結果出力レジスタ46はデータバス233を通して加算
器36の出力データを入力格納した後、ベクl・ルデー
タ処理装置2の1出力としてデータパス234を通して
出力する。
器36の出力データを入力格納した後、ベクl・ルデー
タ処理装置2の1出力としてデータパス234を通して
出力する。
切換信号出力レジスタ45はデータバス235を通して
切換信号Sを入力格納した後、ベク1・ルデータ処理装
置2の1出力としてデータパス236を通して出力する
。
切換信号Sを入力格納した後、ベク1・ルデータ処理装
置2の1出力としてデータパス236を通して出力する
。
以上説明した構成及び動作により、ベクトルデタ処理装
置2は演算オペランドが9ビット幅の時にはA la=
( a 11, ・・・, a 19)とA22−
(al,・・・,a29)との乗算を実行して18ビッ
1・の演算結果データB−(bl,・・・, btg
)を出力する。
置2は演算オペランドが9ビット幅の時にはA la=
( a 11, ・・・, a 19)とA22−
(al,・・・,a29)との乗算を実行して18ビッ
1・の演算結果データB−(bl,・・・, btg
)を出力する。
また、演算オペランドが3ビット幅の時は(a11,a
l2.al3)と( a 21,a22,a23)との
乗算と、( a 14,al5,al6)と( a 2
4,a25.a2B)との乗算と、( a 17,a1
g,al9)と( a 27,a28,a29)との乗
算とを夫々実行し、それぞれの演算結果( b L,・
・・ b6)、(b7,・・・,bl2)、(bl3,
・・・, blg )を出力する。このとき、論理積回
路30〜35により、3ビット幅の演算に必要な各加算
器の加算結果を禁止して無効化している。
l2.al3)と( a 21,a22,a23)との
乗算と、( a 14,al5,al6)と( a 2
4,a25.a2B)との乗算と、( a 17,a1
g,al9)と( a 27,a28,a29)との乗
算とを夫々実行し、それぞれの演算結果( b L,・
・・ b6)、(b7,・・・,bl2)、(bl3,
・・・, blg )を出力する。このとき、論理積回
路30〜35により、3ビット幅の演算に必要な各加算
器の加算結果を禁止して無効化している。
この様に、1ワードにN(N−n×mで nは自然数、
mは2以上の整数)ビットデータを格納することができ
るベクトルレジスタを有するベクトルデータ処理装置に
おいて、Nビット幅のデタを演算オペランドとする時に
は、ベクトルレジスタ1ワードに1藺のNビットデータ
を格納し、下段の演算回路で1個の演算を実行してその
結果を出力し、nビット幅のデータを演算オペラントと
する時には、ベクトルレジスタ1ワードにm個のnビッ
トデータを格納し、下段の演算回路でm個の演算を実行
してその結果を出力することにより、従来有効に使用さ
れていなかった、ベク1・ルレジスタ1ワード中の(N
−n)ビットを有効に利用できると共にnビット幅のデ
ータを演算オペランドとして下段の演算回路で1演算を
実行するようにした場合に、従来では1演算オペレンド
中の″0”詰めされた(N−n)ビットに関する演算回
路をも、有効に使用できる。
mは2以上の整数)ビットデータを格納することができ
るベクトルレジスタを有するベクトルデータ処理装置に
おいて、Nビット幅のデタを演算オペランドとする時に
は、ベクトルレジスタ1ワードに1藺のNビットデータ
を格納し、下段の演算回路で1個の演算を実行してその
結果を出力し、nビット幅のデータを演算オペラントと
する時には、ベクトルレジスタ1ワードにm個のnビッ
トデータを格納し、下段の演算回路でm個の演算を実行
してその結果を出力することにより、従来有効に使用さ
れていなかった、ベク1・ルレジスタ1ワード中の(N
−n)ビットを有効に利用できると共にnビット幅のデ
ータを演算オペランドとして下段の演算回路で1演算を
実行するようにした場合に、従来では1演算オペレンド
中の″0”詰めされた(N−n)ビットに関する演算回
路をも、有効に使用できる。
また、nビット幅のデータを演算オペランドとする演算
を実行する時には、1度にm個の演算が処理できるため
に、ベクトル演算を高速に実行できる。
を実行する時には、1度にm個の演算が処理できるため
に、ベクトル演算を高速に実行できる。
更に、nビット幅のデータを演算オペランドとするm個
の演算器を設け、nビット幅のデータを演算オペランド
とするときに演算器が独立に動作し、演算結果を出力す
るのに障害をきたす信号を無効化するような制御回路を
設けることにより、nビットデータm組の同時処理が困
難と考えられる演算についても、上述したと同様な効果
が{1−tられることになる。
の演算器を設け、nビット幅のデータを演算オペランド
とするときに演算器が独立に動作し、演算結果を出力す
るのに障害をきたす信号を無効化するような制御回路を
設けることにより、nビットデータm組の同時処理が困
難と考えられる演算についても、上述したと同様な効果
が{1−tられることになる。
発明の効果
叙上の如く、本発明によれば、互いに異なるビット幅の
ベクトルデータの演算に際し、、ビット幅の大なるベク
トルデータ形式に適したベクトルレジスタ及び演算器を
ビット幅の小なるデータ形式のベクトルデータの演算時
にも有効に使用できるという効果がある。
ベクトルデータの演算に際し、、ビット幅の大なるベク
トルデータ形式に適したベクトルレジスタ及び演算器を
ビット幅の小なるデータ形式のベクトルデータの演算時
にも有効に使用できるという効果がある。
第1図は本発明の一実施例のブロック図、第2図は本発
明の他の実施例のブロック図である。 主要部分の符号の説明 10.11,40.41・・・・・・ベクトルレジスタ
2,3,4.36・・・・・・加算器 21〜29・・・・・・乗算器 第1図
明の他の実施例のブロック図である。 主要部分の符号の説明 10.11,40.41・・・・・・ベクトルレジスタ
2,3,4.36・・・・・・加算器 21〜29・・・・・・乗算器 第1図
Claims (1)
- (1)nビット幅(nは自然数)のデータ形式のベクト
ルデータと、m×nビット幅(mは2以上の自然数)の
データ形式のベクトルデータとを処理可能なベクトルデ
ータ処理方式であって、1ワード当りm×nビットのデ
ータを夫々格納可能なM個(Mは2以上の自然数)のベ
クトルレジスタと、前記ベクトルレジスタの出力データ
を演算オペランドとして演算処理をなす演算手段とを設
け、m×nビット幅のデータ形式のベクトルデータ処理
命令に応答して、前記ベクトルレジスタの各々の各1ワ
ードにベクトルデータの1エレメントを夫々格納し、前
記ベクトルレジスタの各々から1エレメントずつのデー
タを読出し、この読出されたM個のデータを演算オペラ
ンド群として前記演算手段へ入力して演算せしめ、nビ
ット幅のデータ形式のベクトルデータ処理命令に応答し
て、前記ベクトルレジスタの各々の各1ワードにベクト
ルデータのmエレメントを夫々格納し、前記ベクトルレ
ジスタの各々からmエレメントずつのデータを読出し、
この読出されたM×m個のデータを演算オペランド群と
して前記演算手段へ入力せしめてm個の演算結果データ
を得ることを特徴とするベクトルデータ処理方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11682789A JPH02294873A (ja) | 1989-05-10 | 1989-05-10 | ベクトルデータ処理方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11682789A JPH02294873A (ja) | 1989-05-10 | 1989-05-10 | ベクトルデータ処理方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02294873A true JPH02294873A (ja) | 1990-12-05 |
Family
ID=14696607
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11682789A Pending JPH02294873A (ja) | 1989-05-10 | 1989-05-10 | ベクトルデータ処理方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02294873A (ja) |
-
1989
- 1989-05-10 JP JP11682789A patent/JPH02294873A/ja active Pending
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