JPS5931083A - 半導体レ−ザ素子 - Google Patents
半導体レ−ザ素子Info
- Publication number
- JPS5931083A JPS5931083A JP14136582A JP14136582A JPS5931083A JP S5931083 A JPS5931083 A JP S5931083A JP 14136582 A JP14136582 A JP 14136582A JP 14136582 A JP14136582 A JP 14136582A JP S5931083 A JPS5931083 A JP S5931083A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- type
- current block
- channel
- current blocking
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
- H01S5/00—Semiconductor lasers
- H01S5/20—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers
- H01S5/22—Structure or shape of the semiconductor body to guide the optical wave ; Confining structures perpendicular to the optical axis, e.g. index or gain guiding, stripe geometry, broad area lasers, gain tailoring, transverse or lateral reflectors, special cladding structures, MQW barrier reflection layers having a ridge or stripe structure
- H01S5/223—Buried stripe structure
- H01S5/2232—Buried stripe structure with inner confining structure between the active layer and the lower electrode
- H01S5/2234—Buried stripe structure with inner confining structure between the active layer and the lower electrode having a structured substrate surface
Landscapes
- Semiconductor Lasers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はストライプ構造の半導体レーザ素子に関する。
ストライプ構造の半導体レーザのひとつとして、内部電
流阻止層となるｎ型半導体層に■字形又はＵ字型の溝を
形成して導波路とするＣ３Ｐ（チャネル基板プレーナス
トライプ）構造が知られている。本発明者らは、このＣ
８Ｐ構造を更に改良したものとして、ＣＳ Ｉ Ｓ （
Ｃｈａｎｎｅｌｅｄ ５ｕｂｓｔｒａｔｅ■ｎｎｅｒ
５ｔｒｉｐｅ ）構造を既に提案している。このＣ３ｌ
Ｓ構造は、導波機構としてＣ８Ｐ構造を基本としている
ため縦横モードともに単一性が良く、しかも内部ストラ
イプ構造であるためＣ８Ｐ構造よりも低発振閾値電流で
あるという特長をもっている。
流阻止層となるｎ型半導体層に■字形又はＵ字型の溝を
形成して導波路とするＣ３Ｐ（チャネル基板プレーナス
トライプ）構造が知られている。本発明者らは、このＣ
８Ｐ構造を更に改良したものとして、ＣＳ Ｉ Ｓ （
Ｃｈａｎｎｅｌｅｄ ５ｕｂｓｔｒａｔｅ■ｎｎｅｒ
５ｔｒｉｐｅ ）構造を既に提案している。このＣ３ｌ
Ｓ構造は、導波機構としてＣ８Ｐ構造を基本としている
ため縦横モードともに単一性が良く、しかも内部ストラ
イプ構造であるためＣ８Ｐ構造よりも低発振閾値電流で
あるという特長をもっている。
第１図に、Ｃ３ｌＳ構造を示す。Ｐ型Ｇａ Ａｓの半導
体基板１上に内部電流阻止層としてｎ型ＧａＡＢの半導
体層２を堆積したのちストライプ状のｗｌＩ３を前記Ｐ
型半導体基板１に達するまで形成し、その上に第１のク
ラッド層となるＰ型ＧａＡＬＡｓ層４、活性層となるＩ
ｎＧａＰＡｓ層５、第２のクラッド層となるｎ型ＧａＡ
ｌＡｓ層６、キャップ層となるｎ型ＧａＡｓ層Ｔの多層
構造を形成し、上下両面に電極８．９を設けたものであ
る。
体基板１上に内部電流阻止層としてｎ型ＧａＡＢの半導
体層２を堆積したのちストライプ状のｗｌＩ３を前記Ｐ
型半導体基板１に達するまで形成し、その上に第１のク
ラッド層となるＰ型ＧａＡＬＡｓ層４、活性層となるＩ
ｎＧａＰＡｓ層５、第２のクラッド層となるｎ型ＧａＡ
ｌＡｓ層６、キャップ層となるｎ型ＧａＡｓ層Ｔの多層
構造を形成し、上下両面に電極８．９を設けたものであ
る。
このような構造に琳いて、電流阻止層２が有効に働くた
めには、その層厚ｄ０がｏ、ｓ 、ｍ以上、キャリア濃
度６ Ｘ １０１８（Ｍ！−”以上であって、且つ、＃
！１クラッド層４０層厚ｄ１ が０．２ｆｉｍ以上であ
ることが必要であり、また、ｃｓｐｇ）果が有効−こ働
くためには、第１クラッド層４０層厚ｄ１が０．８μｍ
以上であることが必要である。これらの諸条件から各層
に対して、 ｄｏ＝ ０．７±０．１ ｐｍ （５Ｘ １０ ｃｒ
ｎ 以上）ｃｉ１＝ ０．２５±ｏ、ｏｓ、、ｍ を設定している。さらに導波路３についてＣ８Ｐ効果が
有効に働くためにはチャネルの深さｔｌ がｏ、’ｒ
、、ｍ以上、第１クラッド層４０層厚ｄ１が０１！６±
０．０５１１ｍであって且つ活性層５が平坦であるため
には、チャネルの深さｔｌが０．９μｍ以上が必要とな
る。従って、チャネルの深さｔｌについてｔｌ ＝ ｏ
、ａ±０．１．ｍ を設定している。ところが、結晶成長の不確定な性質に
より電流阻止層２の層厚ｄｏ や第１クラッド層４の層
厚ｄ１ が薄くなり過ぎた場合、活性層に注入されたキ
ャリアや、発生した光が第１クラッド層４により十分に
閉じ込められず、電流阻止層２に達して、いわゆるター
ンオン現象を起こすと、注入されたキャリアがＰ型基板
１で再結合して全面が赤外発光する現象がみられる。或
いは、電流阻止層２０層厚ｄｏ が厚くなり過ぎた場合
、チャネルのエツチング深さｔｌ がＰ型半導体基板１
に達しないため、電流阻止層が完全に除去されず、電流
が全く流れない素子や、負性抵抗を示す素子が生まれる
欠点がある。
めには、その層厚ｄ０がｏ、ｓ 、ｍ以上、キャリア濃
度６ Ｘ １０１８（Ｍ！−”以上であって、且つ、＃
！１クラッド層４０層厚ｄ１ が０．２ｆｉｍ以上であ
ることが必要であり、また、ｃｓｐｇ）果が有効−こ働
くためには、第１クラッド層４０層厚ｄ１が０．８μｍ
以上であることが必要である。これらの諸条件から各層
に対して、 ｄｏ＝ ０．７±０．１ ｐｍ （５Ｘ １０ ｃｒ
ｎ 以上）ｃｉ１＝ ０．２５±ｏ、ｏｓ、、ｍ を設定している。さらに導波路３についてＣ８Ｐ効果が
有効に働くためにはチャネルの深さｔｌ がｏ、’ｒ
、、ｍ以上、第１クラッド層４０層厚ｄ１が０１！６±
０．０５１１ｍであって且つ活性層５が平坦であるため
には、チャネルの深さｔｌが０．９μｍ以上が必要とな
る。従って、チャネルの深さｔｌについてｔｌ ＝ ｏ
、ａ±０．１．ｍ を設定している。ところが、結晶成長の不確定な性質に
より電流阻止層２の層厚ｄｏ や第１クラッド層４の層
厚ｄ１ が薄くなり過ぎた場合、活性層に注入されたキ
ャリアや、発生した光が第１クラッド層４により十分に
閉じ込められず、電流阻止層２に達して、いわゆるター
ンオン現象を起こすと、注入されたキャリアがＰ型基板
１で再結合して全面が赤外発光する現象がみられる。或
いは、電流阻止層２０層厚ｄｏ が厚くなり過ぎた場合
、チャネルのエツチング深さｔｌ がＰ型半導体基板１
に達しないため、電流阻止層が完全に除去されず、電流
が全く流れない素子や、負性抵抗を示す素子が生まれる
欠点がある。
本発明の目的は、このような成長のばらつきがあっても
素子の歩留りを低下させない、改良Ｃ３ｌｓ構造の半導
体レーザを提供することにある。
素子の歩留りを低下させない、改良Ｃ３ｌｓ構造の半導
体レーザを提供することにある。
本発明の半導体レーザは、ｃｓｘｓ構造に詔いて、ｎ型
内部電流阻止層にＰ型拡散層を形成し、そのＰ型拡散層
内にチャネルを形成したことを特徴としている。
内部電流阻止層にＰ型拡散層を形成し、そのＰ型拡散層
内にチャネルを形成したことを特徴としている。
第２図に本発明実施例を示す。Ｐ型ＧａＡＳからなる半
導体基板１の上に、ｎ型ＧａＡ３からなる内部電流阻止
層２を堆積し、その内部電流阻止層のうち導波路となる
べき部分にＰＭ１半導体基板１の上に達するまでＰ型拡
散層１０を形成し、そのＰ型拡散層１０内に電流通路と
なるチャネル３を形成し、その後、第１図に示したＣ３
ｌＳ構造と同様に、第１のクラッド層４、活性層５、第
２のクランド層６、キャップ層７の多層構造を形成し、
上下両間に電極８．９を設けている。
導体基板１の上に、ｎ型ＧａＡ３からなる内部電流阻止
層２を堆積し、その内部電流阻止層のうち導波路となる
べき部分にＰＭ１半導体基板１の上に達するまでＰ型拡
散層１０を形成し、そのＰ型拡散層１０内に電流通路と
なるチャネル３を形成し、その後、第１図に示したＣ３
ｌＳ構造と同様に、第１のクラッド層４、活性層５、第
２のクランド層６、キャップ層７の多層構造を形成し、
上下両間に電極８．９を設けている。
このような実施例における数値例を示すと、電流阻止層
２の層厚ｄｏが１．８．ｍ、第１クラッド層４の層厚ｄ
ｌが０．２５ Ｉｔｍ、拡散層１０の層厚ｔＯが０．５
１ｔｍｓチャネル３の深さｔｌがｏ、ａμｍである。
２の層厚ｄｏが１．８．ｍ、第１クラッド層４の層厚ｄ
ｌが０．２５ Ｉｔｍ、拡散層１０の層厚ｔＯが０．５
１ｔｍｓチャネル３の深さｔｌがｏ、ａμｍである。
本発明によれば、電流阻止層２の層厚ｄｏ を十分厚く
しておけば、ｄｏ及びｄｌに多少バラツキがあっても、
第１図のＣ３ｌＳ構造に郭いて生じたようなターンオン
現象が起るおそれがない。また、ｄｏ を厚くした場合
でも拡散層１０が形成されているのでエツチング深さｔ
ｌ が基板１に達しなくてもよい。従って、各層厚ｄＯ
ｒ ｄｌ＋ ｔｌにバラツキが付加されても正常な
レーザ発振が阻害されることがなく、製造の歩留りが向
上する。
しておけば、ｄｏ及びｄｌに多少バラツキがあっても、
第１図のＣ３ｌＳ構造に郭いて生じたようなターンオン
現象が起るおそれがない。また、ｄｏ を厚くした場合
でも拡散層１０が形成されているのでエツチング深さｔ
ｌ が基板１に達しなくてもよい。従って、各層厚ｄＯ
ｒ ｄｌ＋ ｔｌにバラツキが付加されても正常な
レーザ発振が阻害されることがなく、製造の歩留りが向
上する。
次に、本発明の製造方法を具体的に説明する。
まず第８図に示すようにＩ Ｘ １０”ａｍ−３のキャ
リア濃度を有するｚｎｎドープ型ＧａＡｓ （ｎ［）基
板１１の上に液相エピタキシャル成長法によりキャリア
濃度５ Ｘ １０”礪−３を有するＴｅドープｎ型Ｇａ
Ａ、から成る電流阻止層１２を１．８μｍの厚さに成長
させる。次に、１！４４図に示すように、電流阻止層１
２の上にＣＶＤ法によりＡ１２０ａ膜１３を１２００λ
の厚さに堆積し、その後通常のホトエツチング技術によ
り拡散窓１４を８μｍ幅に形成し、次いで、封管法によ
り拡散窓１４を通してＺｎの拡散層１５を形成する。そ
の後、第５＠Ｉに示すように、同じＡ１２０ａ膜１３の
窓１４をマスクにして深さ０．８１ｔｍのストライプ状
のチャネル１６をエツチング加工する。この場合、セル
フアライメントにすると拡散層１５０周辺部１１がチャ
ネルの全領域に残留する。多数個の素子を同時に製造す
るため、このストライプ状チャネル１Ｂを８００μｍの
ピッチで形成したのち、マスクに用いたＡＪ２０ｓ膜１
３を除去する（１８６図）。その後、第７図に示すよう
に、再度液相エピタキシャル成長法でＺｎドープＰＰＯ
ｅＬｏ、２Ａ１６．＠ Ａｓから成る第１クラッド層１
８を層厚０．２５μｍに、アンドープ■ｎ０．３８”０
．６２ ＰＯ，７８”０．２２ から成る活性層１９を
層厚ｏ、ｔ、、ｍに、Ｔｅドープｎ型Ｇａｏ、２Ａ／、
８ＡＳから成る第２クラッド層２０を層厚１．０μｍに
、Ｔｅドープｎ型ＧａＡｓから成るキャップ層２１を層
厚２ ｔｔｍに、それぞれ順次堆積させる。
リア濃度を有するｚｎｎドープ型ＧａＡｓ （ｎ［）基
板１１の上に液相エピタキシャル成長法によりキャリア
濃度５ Ｘ １０”礪−３を有するＴｅドープｎ型Ｇａ
Ａ、から成る電流阻止層１２を１．８μｍの厚さに成長
させる。次に、１！４４図に示すように、電流阻止層１
２の上にＣＶＤ法によりＡ１２０ａ膜１３を１２００λ
の厚さに堆積し、その後通常のホトエツチング技術によ
り拡散窓１４を８μｍ幅に形成し、次いで、封管法によ
り拡散窓１４を通してＺｎの拡散層１５を形成する。そ
の後、第５＠Ｉに示すように、同じＡ１２０ａ膜１３の
窓１４をマスクにして深さ０．８１ｔｍのストライプ状
のチャネル１６をエツチング加工する。この場合、セル
フアライメントにすると拡散層１５０周辺部１１がチャ
ネルの全領域に残留する。多数個の素子を同時に製造す
るため、このストライプ状チャネル１Ｂを８００μｍの
ピッチで形成したのち、マスクに用いたＡＪ２０ｓ膜１
３を除去する（１８６図）。その後、第７図に示すよう
に、再度液相エピタキシャル成長法でＺｎドープＰＰＯ
ｅＬｏ、２Ａ１６．＠ Ａｓから成る第１クラッド層１
８を層厚０．２５μｍに、アンドープ■ｎ０．３８”０
．６２ ＰＯ，７８”０．２２ から成る活性層１９を
層厚ｏ、ｔ、、ｍに、Ｔｅドープｎ型Ｇａｏ、２Ａ／、
８ＡＳから成る第２クラッド層２０を層厚１．０μｍに
、Ｔｅドープｎ型ＧａＡｓから成るキャップ層２１を層
厚２ ｔｔｍに、それぞれ順次堆積させる。
次に、第８図に示すように、Ｐ型電極２２及びｎ型電極
２３を蒸着形成し、ストライプチャネル１６が中心にな
るように８００゜ｍ 幅にウニハラ分割し、襞間法で共
振器端面を形成して半導体レーザ素子を得る。
２３を蒸着形成し、ストライプチャネル１６が中心にな
るように８００゜ｍ 幅にウニハラ分割し、襞間法で共
振器端面を形成して半導体レーザ素子を得る。
この製法の変形として、第９図に示すように、拡散層１
５を形成した後、拡散窓１４を再度ホトエツチングによ
り４μｍ幅に拡げた窓１４を形成し、この窓１４をマス
クとして深さ０．８１１ｍのチャネル１６をエツチング
加工すれば、拡散層１５はチャネル１６の下部１Ｔのみ
が残存する構造となり、第１θ図に示すような半導体レ
ーザ素子を得る。
５を形成した後、拡散窓１４を再度ホトエツチングによ
り４μｍ幅に拡げた窓１４を形成し、この窓１４をマス
クとして深さ０．８１１ｍのチャネル１６をエツチング
加工すれば、拡散層１５はチャネル１６の下部１Ｔのみ
が残存する構造となり、第１θ図に示すような半導体レ
ーザ素子を得る。
以上、Ｉ ｎＧＢＰＡ３／ＧａＡｌＡｓ系の半導体材料
について説明したが、本発明はこの材料に限定されるこ
とな〈実施することができる。
について説明したが、本発明はこの材料に限定されるこ
とな〈実施することができる。
本発明による半導体レーザ素子を試験したところ、ｎ型
ＧａＡｓ電流阻止層のターンオン及び不導通による不良
は、１１０Ｘ１０の成長ウェハの端部１騙を除去した８
×８謂のウェハについて、０％であった。ちなみに第１
図に示す構造のものでは不良率２０％程度であったから
、大幅な改善がなされたことになる。
ＧａＡｓ電流阻止層のターンオン及び不導通による不良
は、１１０Ｘ１０の成長ウェハの端部１騙を除去した８
×８謂のウェハについて、０％であった。ちなみに第１
図に示す構造のものでは不良率２０％程度であったから
、大幅な改善がなされたことになる。
第１図は従来例を示す拡大断面図である。第２図は本発
明実施例を示す拡大断面図である。第８図ないし第８図
は本発明の一製造方法を経時的に説明する拡大断面図で
ある。第９図及び第１θ図は本発明の他の製造方法を説
明する拡大断面図である。 １ ・Ｐ型半導体基板、 ２ 内部電流阻止層、３ チ
ャネル、 ４・・第１クラッド層、５・・活性
層、 ６・・第２クラッド層７・・キャップ層
、 ８．９ 、電極。 特許出願人シャープ株式会社 代理人弁理士西１）新 第１図 第３図
明実施例を示す拡大断面図である。第８図ないし第８図
は本発明の一製造方法を経時的に説明する拡大断面図で
ある。第９図及び第１θ図は本発明の他の製造方法を説
明する拡大断面図である。 １ ・Ｐ型半導体基板、 ２ 内部電流阻止層、３ チ
ャネル、 ４・・第１クラッド層、５・・活性
層、 ６・・第２クラッド層７・・キャップ層
、 ８．９ 、電極。 特許出願人シャープ株式会社 代理人弁理士西１）新 第１図 第３図
Claims (1)
- Ｐ型半導体基板上に内部電流阻止層としてｎ型半導体層
を堆積し、そのｎ型半導体層のチャネルとなるべき部分
に上記Ｐ型半導体基板上面に達するまでＰ型拡散層を形
成し、そのＰ型拡散層を残してストライプ状チャネルを
形成し、その上に、レーザ発振用活性層を含む多層結晶
層を積層したことを特徴とする半導体レーザ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14136582A JPS5931083A (ja) | 1982-08-13 | 1982-08-13 | 半導体レ−ザ素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14136582A JPS5931083A (ja) | 1982-08-13 | 1982-08-13 | 半導体レ−ザ素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5931083A true JPS5931083A (ja) | 1984-02-18 |
Family
ID=15290284
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14136582A Pending JPS5931083A (ja) | 1982-08-13 | 1982-08-13 | 半導体レ−ザ素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5931083A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5469099A (en) * | 1992-06-17 | 1995-11-21 | Mitsubishi Denki Kabushiki Kaisha | Power-on reset signal generator and operating method thereof |
-
1982
- 1982-08-13 JP JP14136582A patent/JPS5931083A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5469099A (en) * | 1992-06-17 | 1995-11-21 | Mitsubishi Denki Kabushiki Kaisha | Power-on reset signal generator and operating method thereof |
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