JPS5922366A - 絶縁ゲ−ト電界効果デバイスの製造方法 - Google Patents
絶縁ゲ−ト電界効果デバイスの製造方法Info
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- JPS5922366A JPS5922366A JP58120420A JP12042083A JPS5922366A JP S5922366 A JPS5922366 A JP S5922366A JP 58120420 A JP58120420 A JP 58120420A JP 12042083 A JP12042083 A JP 12042083A JP S5922366 A JPS5922366 A JP S5922366A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の関連する技術分野
本発明は第１４電形の半導体領域の表面における少なく
ともゲート電極を形成すべき個所に電気的絶縁層を設け
、かつ該絶縁層上に第１シリコン層を設け、その後エツ
チング処理により前記第１シリコン層からゲート電極を
形成すると共に、該ゲート酸化物の個所ではイオンが前
記半導体領域に浸透しないようなエネルギーでイオンを
注入することＫより前記ゲート電極の両側に第２の反対
導電形のソースおよびドレイン領域延長部を形成し、か
つ自己整列法で定められるゲート電極から少し離してソ
ースおよびドレイン領域の高ドープ接点部分を形成して
絶縁ゲート電界効果デバイスを製造する方法に関するも
のである。
ともゲート電極を形成すべき個所に電気的絶縁層を設け
、かつ該絶縁層上に第１シリコン層を設け、その後エツ
チング処理により前記第１シリコン層からゲート電極を
形成すると共に、該ゲート酸化物の個所ではイオンが前
記半導体領域に浸透しないようなエネルギーでイオンを
注入することＫより前記ゲート電極の両側に第２の反対
導電形のソースおよびドレイン領域延長部を形成し、か
つ自己整列法で定められるゲート電極から少し離してソ
ースおよびドレイン領域の高ドープ接点部分を形成して
絶縁ゲート電界効果デバイスを製造する方法に関するも
のである。
さらに本発明は上述した方法によって製造される電界効
果デバイスにも関するものである。
果デバイスにも関するものである。
従来技術
上述したような方法はＰｒｏｃｅｅｄｉｎｇ８ｏｆｔｈ
ｅＩｎｔｅｒｎａｔ、１ｏｎａｌ Ｅｌｅｃｔ、ｒｏｎ
ｉｃ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ″（ＩＥＤＭ）
１９８１年゛のＯｇｕｒａ外１名著による論文２８．３
の” Ｅｌｉｍｉｎａｔ、ｉｏｎ ｏｆ ｈｏｔ ｅｌ
ｅｃｔｒｏｎ ｇａｔｅｃｕｒｒｅｎｔ、ｓ ｂｙ
ｔｈｅ １５＋Ｌ１ｔ、ｌｙ ｄｏｐｅ ｄｒａ
ｉｎ −８ｏｕｒｃｅｓｔ、ｒｕｃｔｕｒｅ ” （第
６５１７６５４ ’Ｆ１ ）−ｆＪ）ら既知である。
ｅＩｎｔｅｒｎａｔ、１ｏｎａｌ Ｅｌｅｃｔ、ｒｏｎ
ｉｃ Ｄｅｖｉｃｅ Ｍｅｅｔｉｎｇ″（ＩＥＤＭ）
１９８１年゛のＯｇｕｒａ外１名著による論文２８．３
の” Ｅｌｉｍｉｎａｔ、ｉｏｎ ｏｆ ｈｏｔ ｅｌ
ｅｃｔｒｏｎ ｇａｔｅｃｕｒｒｅｎｔ、ｓ ｂｙ
ｔｈｅ １５＋Ｌ１ｔ、ｌｙ ｄｏｐｅ ｄｒａ
ｉｎ −８ｏｕｒｃｅｓｔ、ｒｕｃｔｕｒｅ ” （第
６５１７６５４ ’Ｆ１ ）−ｆＪ）ら既知である。
例えば絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）
の如き電界効果デバイスでは、ゲート電極に直ぐ隣接す
る少なくともドレイン領域が低ドープ延長部を有してお
り、またドレイン領域の残りの部分がゲート電極から少
し離れた所に位置する高ドープ接点部分で構成されるよ
うにするのが望ましい場合もある。このようにすると、
ドレイン／ｐｎ＝接合のブレークダウン電圧が増大し、
かつデバイスの特性を劣下させることになる熱電荷キャ
リヤのゲート誘電体への注入が防止される。
の如き電界効果デバイスでは、ゲート電極に直ぐ隣接す
る少なくともドレイン領域が低ドープ延長部を有してお
り、またドレイン領域の残りの部分がゲート電極から少
し離れた所に位置する高ドープ接点部分で構成されるよ
うにするのが望ましい場合もある。このようにすると、
ドレイン／ｐｎ＝接合のブレークダウン電圧が増大し、
かつデバイスの特性を劣下させることになる熱電荷キャ
リヤのゲート誘電体への注入が防止される。
このことはチャネルの長さが極めて短い電界効果デバイ
スにとって特に重要なことであり、このようなデバイス
ではゲート誘電体への熱電荷キャリヤの注入がデバイス
の特性に極めて大きな影響を及ぼすことになる。
スにとって特に重要なことであり、このようなデバイス
ではゲート誘電体への熱電荷キャリヤの注入がデバイス
の特性に極めて大きな影響を及ぼすことになる。
しかし、特に極めて小さな寸法でソースおよび／または
ドレイン領域の斯様な延長部を形成するのは技術的に困
難である。ゲート酸化物と高ドープ接点部分との間の寸
法が１１１ｒｒＬ以下のソースおよびドレイン領域の延
長部は、マスク法を用いる再現的な方法では所要の整列
公差があるために殆ど、または全く不可能である。
ドレイン領域の斯様な延長部を形成するのは技術的に困
難である。ゲート酸化物と高ドープ接点部分との間の寸
法が１１１ｒｒＬ以下のソースおよびドレイン領域の延
長部は、マスク法を用いる再現的な方法では所要の整列
公差があるために殆ど、または全く不可能である。
前記文献”ＩＥＤＭ １．９８１°°に記載されている
絶縁ゲート電界効果トランジスタの製造方法では、多結
晶シリコンから成るゲート電極を画成した後に、このグ
ー１１極をマスクとして用いて低ドープソースおよびド
レイン領域の延長部をイオン注入により形成する。つい
でゲート酸化物な含む全表面にシリコン酸化物層な電着
する。ついでプラズマエツチング（ＰＩＦ）によりゲー
ト電極の縁部上の酸化物層を除くすべてのシリコン酸化
物な除去する。一方、ゲート電極の縁部上に残ったシリ
コン酸化物の部分はマスクとして用いて、低ドープ延長
部よりも深い下方位置の所にソースおよびドレイン領域
に対する高ドープ接点部分を形成して、ソースからドレ
イン領域までのこれらの低ドープ部分の最終寸法を前記
シリコン酸化物部分の幅°によって定めている。
絶縁ゲート電界効果トランジスタの製造方法では、多結
晶シリコンから成るゲート電極を画成した後に、このグ
ー１１極をマスクとして用いて低ドープソースおよびド
レイン領域の延長部をイオン注入により形成する。つい
でゲート酸化物な含む全表面にシリコン酸化物層な電着
する。ついでプラズマエツチング（ＰＩＦ）によりゲー
ト電極の縁部上の酸化物層を除くすべてのシリコン酸化
物な除去する。一方、ゲート電極の縁部上に残ったシリ
コン酸化物の部分はマスクとして用いて、低ドープ延長
部よりも深い下方位置の所にソースおよびドレイン領域
に対する高ドープ接点部分を形成して、ソースからドレ
イン領域までのこれらの低ドープ部分の最終寸法を前記
シリコン酸化物部分の幅°によって定めている。
しかし斯かる従来法には幾つもの重大な欠点がある。例
えば、ゲート電極の縁部上に残存させるシリコン酸化物
部分の幅は再現性が劣る。さらに、電着酸化物のプラズ
マエツチング処理はその下側のゲート酸化物に対して選
択的でないため、エツチング工程を簡単に制御すること
ができない。
えば、ゲート電極の縁部上に残存させるシリコン酸化物
部分の幅は再現性が劣る。さらに、電着酸化物のプラズ
マエツチング処理はその下側のゲート酸化物に対して選
択的でないため、エツチング工程を簡単に制御すること
ができない。
発明の開示
本発明の目的は特に、正確に再現、し得る極めて小さな
寸法のソースおよびドレイン領域延長部をゲート電極の
直ぐ近くに自己整列法で得ることのできる方法を提供す
ることにある。この方法によれば例えばシリコン酸化物
だけから成る均一のゲート誘電体を有する所謂埋込ゲー
Ｉ−電極構造を形成することもできる。
寸法のソースおよびドレイン領域延長部をゲート電極の
直ぐ近くに自己整列法で得ることのできる方法を提供す
ることにある。この方法によれば例えばシリコン酸化物
だけから成る均一のゲート誘電体を有する所謂埋込ゲー
Ｉ−電極構造を形成することもできる。
本発明は％に、補助シリコンノーを酸化処理と連携して
使用することにより上述した目的を達成し得ると云う事
実の認識に基づいて成したものである。
使用することにより上述した目的を達成し得ると云う事
実の認識に基づいて成したものである。
本発明によれば、冒頭πて述べた種類の絶縁ゲート電界
効果デバイスの↓造に当り、第１シソコン層十に少なく
とも第１酸化防止層を設け、該第１酸化防止層上には第
２シリコン層を設け、ついで第２シリコン層の一部を除
去し、該第２シリコン層の残存部分の縁部が、形成すべ
きゲート電極の縁部とほぼ一致するようにし、ついで少
なくとも第２シリコン層の縁部分を第１酸化工程にて熱
酸化処理し、その後第１酸化防止層の露出部分な選択的
にエツチング除去し、ついで前記第１酸化工程にて形成
した第２シリコン層の縁部における酸化縁部分をエツチ
ング除去し、かつ露出した第２シリコン層の表面を第２
酸化工程にて熱酸化処理し、つぎに第１酸化防止層の露
出部分をエツチング除去し、これにより露出した第１シ
リコン層の部分を少なくとも前記絶縁層まで下方にエツ
チング除去し、ついで斯くして得られた第１シリコン層
における開口部を経てイオン注入によりソースおよびド
レイン領域延長部を形成し、その後露出している酸化物
層をエツチング除去し、かつこれにより露出したシリコ
ンに第８の酸化工程の期間中ＶＣ熱酸化物層を設けるよ
うにしたことを％祁とする。
効果デバイスの↓造に当り、第１シソコン層十に少なく
とも第１酸化防止層を設け、該第１酸化防止層上には第
２シリコン層を設け、ついで第２シリコン層の一部を除
去し、該第２シリコン層の残存部分の縁部が、形成すべ
きゲート電極の縁部とほぼ一致するようにし、ついで少
なくとも第２シリコン層の縁部分を第１酸化工程にて熱
酸化処理し、その後第１酸化防止層の露出部分な選択的
にエツチング除去し、ついで前記第１酸化工程にて形成
した第２シリコン層の縁部における酸化縁部分をエツチ
ング除去し、かつ露出した第２シリコン層の表面を第２
酸化工程にて熱酸化処理し、つぎに第１酸化防止層の露
出部分をエツチング除去し、これにより露出した第１シ
リコン層の部分を少なくとも前記絶縁層まで下方にエツ
チング除去し、ついで斯くして得られた第１シリコン層
における開口部を経てイオン注入によりソースおよびド
レイン領域延長部を形成し、その後露出している酸化物
層をエツチング除去し、かつこれにより露出したシリコ
ンに第８の酸化工程の期間中ＶＣ熱酸化物層を設けるよ
うにしたことを％祁とする。
本発明方法を用いることにより正確に画成され。
かつ寸法も正確に制御し得るソースおよびドレイン領域
延長部を得ることができる。なお、シリコン層のエツチ
ング工程を下側にあるゲートＭＡ雷５体（絶縁層）に対
して極めて選択的とすることは非常に重要なことであり
、このようにすればソースおよびドレイン領域延長部を
極めて正確に制御することができる。
延長部を得ることができる。なお、シリコン層のエツチ
ング工程を下側にあるゲートＭＡ雷５体（絶縁層）に対
して極めて選択的とすることは非常に重要なことであり
、このようにすればソースおよびドレイン領域延長部を
極めて正確に制御することができる。
前述したように、埋込ゲート電極溝ａは本発明による方
法を用いることによって得ることもでき、この場合には
例えばシリコン酸化物のような均一組成の絶縁層でゲー
ト誘電体を構成する。これに対し、埋込ゲートｇ極構造
を得るための従来技法の殆どは、ゲート誘電体をシリコ
ン酸化物とシリ５コン窒化物との併置層をもつ工構成す
るものであり、このような方法では得られるデバイスの
安定性が劣り、しかもエツチング処理に問題が生ずる。
法を用いることによって得ることもでき、この場合には
例えばシリコン酸化物のような均一組成の絶縁層でゲー
ト誘電体を構成する。これに対し、埋込ゲートｇ極構造
を得るための従来技法の殆どは、ゲート誘電体をシリコ
ン酸化物とシリ５コン窒化物との併置層をもつ工構成す
るものであり、このような方法では得られるデバイスの
安定性が劣り、しかもエツチング処理に問題が生ずる。
本発明の好適な実施に当っては、ゲート電極を形成すべ
き個所における第２シリコン層を除去する。このように
すれば、第８酸化工程後に少なくとも第１酸化防止層の
残りの部分および所要に応じ第１シリコン層の下側部分
を除去すると共に、これらの部分の下側に好ましくはイ
オン注入によってソースおよびドレイン延長部に連結す
るようにソースおよびドレイン領域に対する高ドープ接
点ｉケ（分を形成することによってソースおよびドレイ
ン領域の高ドープ部分を形成することができる。
き個所における第２シリコン層を除去する。このように
すれば、第８酸化工程後に少なくとも第１酸化防止層の
残りの部分および所要に応じ第１シリコン層の下側部分
を除去すると共に、これらの部分の下側に好ましくはイ
オン注入によってソースおよびドレイン延長部に連結す
るようにソースおよびドレイン領域に対する高ドープ接
点ｉケ（分を形成することによってソースおよびドレイ
ン領域の高ドープ部分を形成することができる。
さらに本発明の好適例に−よれば、第２シリコンＪＩ４
の一部分を除去すると共に、ゲート電極を形成すべき個
所の部分を残存させるようにする。この好適例では第１
酸化防止層をエツチング除去した後で、しかも酸化縁部
分を除去す２）前に第１シリコンｊ惜を経て第１導電形
の半導体領域にイオン注入してソースおよびドレイン領
域の高ドープ接点部分を形成するのが４１利である。
の一部分を除去すると共に、ゲート電極を形成すべき個
所の部分を残存させるようにする。この好適例では第１
酸化防止層をエツチング除去した後で、しかも酸化縁部
分を除去す２）前に第１シリコンｊ惜を経て第１導電形
の半導体領域にイオン注入してソースおよびドレイン領
域の高ドープ接点部分を形成するのが４１利である。
絶縁層は全衣面ｄ設けることができるが、ゲート電極を
形成すべき個所だけに絶縁層を設けるのか好−ブ工場合
もある。
形成すべき個所だけに絶縁層を設けるのか好−ブ工場合
もある。
本発明のさらｒ他の好適例によれば、第２シリコン層に
第２酸化時止層を被着し、かつ第２シリコン層の一部分
を除去する前に、この部分の上にある第２酸化防止層の
部分を除去する。第１および第２酸化防止層はいずれも
同じ材料で構成するのが好適であり、その材料はシリコ
ン窒化物とするのが有利である。
第２酸化時止層を被着し、かつ第２シリコン層の一部分
を除去する前に、この部分の上にある第２酸化防止層の
部分を除去する。第１および第２酸化防止層はいずれも
同じ材料で構成するのが好適であり、その材料はシリコ
ン窒化物とするのが有利である。
実施例の説明
以下図面につき本発明を説明する。
なお各図は全く図式的に示したものであって、実寸にて
図示したものではなく、このことは％に厚さ方向の寸法
について云えることである。さらに、各図における対応
する部分には同一参照符号をもって示しである。さらに
また、同一導電形の半導体領域には同一方向の斜交平行
線の陰影を４＝Ｊして示しである。
図示したものではなく、このことは％に厚さ方向の寸法
について云えることである。さらに、各図における対応
する部分には同一参照符号をもって示しである。さらに
また、同一導電形の半導体領域には同一方向の斜交平行
線の陰影を４＝Ｊして示しである。
第ｉ−Ｌ’ｙ図は本発明による方法の第１の実施例の順
次の製造段における断面図である。先ず第１図に示すよ
う圧、第１導電形の半導体領域１、本例では固有抵抗が
約１０Ωαのｐ−形ンリコン飴域の表面ｚ上に、例えば
熱酸化処理によってシリコン酸化物の電気的絶縁層３を
形成し、この絶縁層の」二に第１シリコン層４を堆積す
る。本例では強ＩＯ，□１ｃｎ−形ドープされる多結晶
シリコン層の形態に上記シリコン層４な気相から堆積す
る。この埋積処理は、一般に既知の技法に基いて、例え
ばＰＨ３の形態のリンのようなドパントを添加し乍らＳ
ｉＨ，の如きシリコン化合物を熱分解することにより気
相から堆積する。絶縁層８の厚さは０．０５ｔｔｍとし
、かつ第１シリコン層４の厚さは０．５μｍとする。後
に詳述するように、エツチング処理、を施して上記第１
シリコン層４からゲート電極（第５図）を形成し、また
このゲート電極の両側にはイオン注入てよりｎ−形のソ
ースおよびドレイン領域の延長部１２および１Ｂを形成
すると共に、これらソースおよびドレイン領域に対する
高度にドープされるｎ−形接点部分（１，５，１６）を
、自己整列法で定められるゲート電極から僅かの距離離
間させて形成する（第７図参照）。
次の製造段における断面図である。先ず第１図に示すよ
う圧、第１導電形の半導体領域１、本例では固有抵抗が
約１０Ωαのｐ−形ンリコン飴域の表面ｚ上に、例えば
熱酸化処理によってシリコン酸化物の電気的絶縁層３を
形成し、この絶縁層の」二に第１シリコン層４を堆積す
る。本例では強ＩＯ，□１ｃｎ−形ドープされる多結晶
シリコン層の形態に上記シリコン層４な気相から堆積す
る。この埋積処理は、一般に既知の技法に基いて、例え
ばＰＨ３の形態のリンのようなドパントを添加し乍らＳ
ｉＨ，の如きシリコン化合物を熱分解することにより気
相から堆積する。絶縁層８の厚さは０．０５ｔｔｍとし
、かつ第１シリコン層４の厚さは０．５μｍとする。後
に詳述するように、エツチング処理、を施して上記第１
シリコン層４からゲート電極（第５図）を形成し、また
このゲート電極の両側にはイオン注入てよりｎ−形のソ
ースおよびドレイン領域の延長部１２および１Ｂを形成
すると共に、これらソースおよびドレイン領域に対する
高度にドープされるｎ−形接点部分（１，５，１６）を
、自己整列法で定められるゲート電極から僅かの距離離
間させて形成する（第７図参照）。
この目的のため、本発明によれば先ず第１シリコン層４
の上に第１酸化防止層５を形成し、この酸化防止層の上
に第２シリコン層６を形成する。
の上に第１酸化防止層５を形成し、この酸化防止層の上
に第２シリコン層６を形成する。
本例では第１図に示すように第２シリコン層６の上にも
第２酸化防止層７を形成する。これらの酸化防止層５お
よび７はいずれもシリコンの窒化物をもって構成し、ま
た層６はドープまたは非ドープ多結晶シリコン層とし、
かつこの層６を層４と同じ方法で形成することができる
。Ｊ曽５ 、６および７の厚さはそれぞれ０．１μｍ
、 ０．８μｍおよび０．２μｍとする。なお、本例で
は上述した層はすべて全表面にわた。り形成する。
第２酸化防止層７を形成する。これらの酸化防止層５お
よび７はいずれもシリコンの窒化物をもって構成し、ま
た層６はドープまたは非ドープ多結晶シリコン層とし、
かつこの層６を層４と同じ方法で形成することができる
。Ｊ曽５ 、６および７の厚さはそれぞれ０．１μｍ
、 ０．８μｍおよび０．２μｍとする。なお、本例で
は上述した層はすべて全表面にわた。り形成する。
ついで第２図に示すように第２酸化防止層７の一部分と
、その下側の第２シリコン層６０部分をエツチング処理
により除去する。この場合、層６および７の残りの部分
の縁部は後て形成すべきゲート電極の縁部とほぼ一致さ
せる。シリコン窒化物を選択的にエツチングするのには
熱リン酸を用い、かつ多結晶シリコンを選択的にエツチ
ングするには２０重量％のＫＯＨ水溶液を用いるのが有
利である。
、その下側の第２シリコン層６０部分をエツチング処理
により除去する。この場合、層６および７の残りの部分
の縁部は後て形成すべきゲート電極の縁部とほぼ一致さ
せる。シリコン窒化物を選択的にエツチングするのには
熱リン酸を用い、かつ多結晶シリコンを選択的にエツチ
ングするには２０重量％のＫＯＨ水溶液を用いるのが有
利である。
ついで第２シリコン層６の縁部分を水蒸気中で８時間に
わたって１０００ ’Ｃの温度で酸化する第１酸化工程
で熱酸化処理する。この酸化処理によって幅が約０．７
μｍの酸化縁部分８を得る（第２図参照）。つぎに第１
シリコン窒化物層５の露出部分を完全にエツチング除去
するが、この際エツチングマスクを用いないので第２シ
リコン窒化物層７も（その厚さは十分に厚いから）エツ
チングされ薄くなる。その後酸化縁部分８をエツチング
除去する。斯くして第８図に示すような状態を得る。
わたって１０００ ’Ｃの温度で酸化する第１酸化工程
で熱酸化処理する。この酸化処理によって幅が約０．７
μｍの酸化縁部分８を得る（第２図参照）。つぎに第１
シリコン窒化物層５の露出部分を完全にエツチング除去
するが、この際エツチングマスクを用いないので第２シ
リコン窒化物層７も（その厚さは十分に厚いから）エツ
チングされ薄くなる。その後酸化縁部分８をエツチング
除去する。斯くして第８図に示すような状態を得る。
ついで現時点に露出している第１シリコン層の表面を第
２酸化工程で水蒸気中で９０分間にわたり８５０°Ｃの
温度で熱酸化処理して酸化物層９を形成する。この際第
２シリコン層６の縁部分も軽度冗酸化されるので第４図
に示すような酸化物層１０が得られる。
２酸化工程で水蒸気中で９０分間にわたり８５０°Ｃの
温度で熱酸化処理して酸化物層９を形成する。この際第
２シリコン層６の縁部分も軽度冗酸化されるので第４図
に示すような酸化物層１０が得られる。
ついで第２シリコン窒化物層７および第１シリコン嵜化
物層５の露出部分を完全にエツチング除去し、その後シ
リコン層６を完全ｆエツチング除去すると共に第１シリ
コン層４の露出部分を例えば周波数１８．．５６ ＭＨ
ｚ 、圧力９．８ Ｐａ ＋電力８００Ｗの００１．−
塩素プラズマで酸化物層８まで下方へとエツチング除去
する。斯くしてゲート電極４Ａおよび開口部１１を得る
（第５図）。
物層５の露出部分を完全にエツチング除去し、その後シ
リコン層６を完全ｆエツチング除去すると共に第１シリ
コン層４の露出部分を例えば周波数１８．．５６ ＭＨ
ｚ 、圧力９．８ Ｐａ ＋電力８００Ｗの００１．−
塩素プラズマで酸化物層８まで下方へとエツチング除去
する。斯くしてゲート電極４Ａおよび開口部１１を得る
（第５図）。
ついで第５図に示すように、開口部１１を経てリンイオ
ンを注入することによりソースおよびドレイン領域を成
す低ドープ延長部１２および１Ｂを形成する。この際、
注入イオンのエネルギーは、ゲート電極４Ａおよび層４
と５の個所にて注入イオンが半導体領域１に侵入しない
程度のエネルギーとする。本例では注入イオンのエネル
ギーを１００ｋｅＶ、 ドーズ量を１０ イオン／儒
２とし、かつ領域１ｚおよび１８の厚さを０．２５μｍ
とすると共に、イオン注入をゲート酸化物層８を経て行
なった。しかし、所要に応じイオン注入をする前に開口
部１１の内側の酸化物層８を除去することができる。
ンを注入することによりソースおよびドレイン領域を成
す低ドープ延長部１２および１Ｂを形成する。この際、
注入イオンのエネルギーは、ゲート電極４Ａおよび層４
と５の個所にて注入イオンが半導体領域１に侵入しない
程度のエネルギーとする。本例では注入イオンのエネル
ギーを１００ｋｅＶ、 ドーズ量を１０ イオン／儒
２とし、かつ領域１ｚおよび１８の厚さを０．２５μｍ
とすると共に、イオン注入をゲート酸化物層８を経て行
なった。しかし、所要に応じイオン注入をする前に開口
部１１の内側の酸化物層８を除去することができる。
ついで露出している酸化物層をエツチング処理によりす
べて除去し、斯くして露出させたシリコン部／１′Ｊ（
／コは水蒸気中８５０°Ｃの温度で８０分間にわたる第
８の酸化処理工程中に第０図に示すように外酸化物層１
４を形成する。
べて除去し、斯くして露出させたシリコン部／１′Ｊ（
／コは水蒸気中８５０°Ｃの温度で８０分間にわたる第
８の酸化処理工程中に第０図に示すように外酸化物層１
４を形成する。
つぎに、本例では層４および５並びに所要に応じ層３も
エツチング処理して除去し、ついでソースおよびドレイ
ン領域に対する接点ＲＩＳ ／））１５および１６（第
７図）に対する個所にリンイオンを注入することによっ
て高ドープ接点部分１５および１０を形成する。この際
酸化物層１４は、例えばθ三人エネルギーが２４ ｋｅ
Ｖで、ドーズｈ１が５×１０１５イオン／ｃｒｎ２とす
る上記イオン注入て対してマスクとして作用する。所要
に応じ、上記接点領域１５および１６は拡散によって得
イ）こともできる。
エツチング処理して除去し、ついでソースおよびドレイ
ン領域に対する接点ＲＩＳ ／））１５および１６（第
７図）に対する個所にリンイオンを注入することによっ
て高ドープ接点部分１５および１０を形成する。この際
酸化物層１４は、例えばθ三人エネルギーが２４ ｋｅ
Ｖで、ドーズｈ１が５×１０１５イオン／ｃｒｎ２とす
る上記イオン注入て対してマスクとして作用する。所要
に応じ、上記接点領域１５および１６は拡散によって得
イ）こともできる。
接点領域１５および１６と、ゲートＴｌｆ、極４Ａには
、これらｆ接点窓をエツチングしてあけ、これらの接点
窓の個所にて金属化することにより慣例の方法でリード
線を接続することができるが、これは図示してない。ソ
ースおよびドレイン領一部分１５および１６は集積回路
に通ずる半導体トラックに結合させることができ、この
場合には接点窓を経て接触させる必要はない。ゲート電
極は多結晶シリコンの相互接続パターンの一部を成すよ
うにすることができる。
、これらｆ接点窓をエツチングしてあけ、これらの接点
窓の個所にて金属化することにより慣例の方法でリード
線を接続することができるが、これは図示してない。ソ
ースおよびドレイン領一部分１５および１６は集積回路
に通ずる半導体トラックに結合させることができ、この
場合には接点窓を経て接触させる必要はない。ゲート電
極は多結晶シリコンの相互接続パターンの一部を成すよ
うにすることができる。
本発明による方法では、ゲート′屈極４Ａから高ドープ
接点部分１５および１６までの距離、換言するに、ソー
スからドレイン領域を見た場合の低ドープ延長部１２お
よび１３の寸法が自己整列法で定められ、それは先に酸
化処理して得られる縁部分によって固定される。延長部
１２および１Ｂの寸法は極めて小さく（１μｍ）するこ
とができる。さらｆ、絶縁材料で完全に囲まれる埋込ゲ
ート電極４Ａがシリコン酸化物だけから成るゲート誘電
体８と一緒に得られる。
接点部分１５および１６までの距離、換言するに、ソー
スからドレイン領域を見た場合の低ドープ延長部１２お
よび１３の寸法が自己整列法で定められ、それは先に酸
化処理して得られる縁部分によって固定される。延長部
１２および１Ｂの寸法は極めて小さく（１μｍ）するこ
とができる。さらｆ、絶縁材料で完全に囲まれる埋込ゲ
ート電極４Ａがシリコン酸化物だけから成るゲート誘電
体８と一緒に得られる。
以上上述した本発明方法の変形例を第８〜１１図につき
説明する。なお、ここに第１〜７図の各部分に対応する
ものには同一符号を付して示しである。第８図は絶縁層
８、つまりゲート誘電体な、形成すべきゲート電極の個
所にだけ実用的に設けた点を除けば第４図のＭ造設に対
応するものである。さらに、層Ｒ，４，５，６および７
並びに領域１は前例と同じ材料で構成し、また層の厚さ
も同じとする。
説明する。なお、ここに第１〜７図の各部分に対応する
ものには同一符号を付して示しである。第８図は絶縁層
８、つまりゲート誘電体な、形成すべきゲート電極の個
所にだけ実用的に設けた点を除けば第４図のＭ造設に対
応するものである。さらに、層Ｒ，４，５，６および７
並びに領域１は前例と同じ材料で構成し、また層の厚さ
も同じとする。
第０図は第５１ｙ１の段に対応するものであり、この場
合にも開口部１１を絶縁層８０個所まで下方Ｖこエツチ
ングしてあけ、この絶縁ＩＮ Ｓが開口部１１内に存在
していてもこの絶縁層な経てリンイオンを注入して、低
ドープソース領域およびドレイン領域の延長部１２およ
び１８を形成する。
合にも開口部１１を絶縁層８０個所まで下方Ｖこエツチ
ングしてあけ、この絶縁ＩＮ Ｓが開口部１１内に存在
していてもこの絶縁層な経てリンイオンを注入して、低
ドープソース領域およびドレイン領域の延長部１２およ
び１８を形成する。
第１０および１１図の製造段は第６および７図の製造段
に対応するものである。しかしこの場合には高度てドー
プされるソースおよびドレイン接点軸ｍ１５および１６
を第６および７図の場合とは多少異なる方法で形成した
。即ちこの例では斯かる接点領域１５および１６を第１
シリコン層Φ内およびそのシリコン１６４を経て形成す
る。従って、ｎ−形に強度てドープされた層４のＩＨＳ
分が、ソースおよびドレイン領域に対する高ドープ接点
部分を成すよってなる。
に対応するものである。しかしこの場合には高度てドー
プされるソースおよびドレイン接点軸ｍ１５および１６
を第６および７図の場合とは多少異なる方法で形成した
。即ちこの例では斯かる接点領域１５および１６を第１
シリコン層Φ内およびそのシリコン１６４を経て形成す
る。従って、ｎ−形に強度てドープされた層４のＩＨＳ
分が、ソースおよびドレイン領域に対する高ドープ接点
部分を成すよってなる。
−に述した２つの例では、ゲート電極４Ａを形成すべき
個所における第２の酸化防止用シリコン窒化物層７と、
その下側の第２シリコン層６の部分を除去した。これら
の例と相補的な関係にある例を以下第１２〜１７図な参
照して説明する。
個所における第２の酸化防止用シリコン窒化物層７と、
その下側の第２シリコン層６の部分を除去した。これら
の例と相補的な関係にある例を以下第１２〜１７図な参
照して説明する。
この例でも前例と同様Ｋｐ−形シリコンの半導体領域■
の上に絶縁層８、υ］Ｊちゲート銹↑ヱ体を設け、その
上に第１シリコン層壬、第１酸化防止層５、第２シリコ
ン層６および第２酸化防止層７を順次設ける。これらの
各層の成分、厚さおよびドーズｂ１は前述した例の場合
と同じとすることができる。なお、絶縁層３は第８〜１
１図に示した例の場合と同様に、ゲート電極を形成すべ
き個所だけに設ける。
の上に絶縁層８、υ］Ｊちゲート銹↑ヱ体を設け、その
上に第１シリコン層壬、第１酸化防止層５、第２シリコ
ン層６および第２酸化防止層７を順次設ける。これらの
各層の成分、厚さおよびドーズｂ１は前述した例の場合
と同じとすることができる。なお、絶縁層３は第８〜１
１図に示した例の場合と同様に、ゲート電極を形成すべ
き個所だけに設ける。
本例では前述した例とは異なり、ゲート電極を形成すべ
き個所における層７および６を除去せずに、これらの層
をゲート電極個所にそのまま残存させる。この場合にも
層６および７の残存部分の縁部は後に形成すべきゲート
電極の縁部にほぼ一致させる。ついで層６の縁部分８を
酸化してから、シリコン窒化物層５０個所における酸化
物層で覆われていない部分をエツチング処理により完全
に除去する。この際シリコン窒化物層７はその厚さが厚
いために多少エツチング除去される。ついで第１シリコ
ン層４（および層８）を経てリンイオンを注入すること
によりソースおよびドレイン領域に対する高ドープ接点
部分１５および１６を形成する。この場合、ゲート領域
に対応する個所の半導体領域１は層５．，６．８および
７によってマスクされる。斯くして第１８図の構造のも
のが得られる。
き個所における層７および６を除去せずに、これらの層
をゲート電極個所にそのまま残存させる。この場合にも
層６および７の残存部分の縁部は後に形成すべきゲート
電極の縁部にほぼ一致させる。ついで層６の縁部分８を
酸化してから、シリコン窒化物層５０個所における酸化
物層で覆われていない部分をエツチング処理により完全
に除去する。この際シリコン窒化物層７はその厚さが厚
いために多少エツチング除去される。ついで第１シリコ
ン層４（および層８）を経てリンイオンを注入すること
によりソースおよびドレイン領域に対する高ドープ接点
部分１５および１６を形成する。この場合、ゲート領域
に対応する個所の半導体領域１は層５．，６．８および
７によってマスクされる。斯くして第１８図の構造のも
のが得られる。
ついで酸化縁部分８を選択的にエツチング除去した後て
第１４図の構造のものを得る。第２酸化工程中には第１
５図に示すような酸化物層９およびｌＯを形成する。つ
いで先ずシリコン窒化物層５および７を選択的にエツチ
ング除去し、かつ第１シリコン層４の露出部分を絶縁１
−８まで下方にエツチングして除去した後に第１６図に
示すような開口部】１を得る。つぎにリンイオンを注入
すること（でより低ドープソース領域およびドレイン領
域１２および１８を形成する。酸化物層８，９および１
０を選択的にエツチング除去した後に第８の酸化工程を
行ｔｘ、つて、酸化物層１４を形成するようにする。こ
の場合、ゲート電極４Ａは酸化物層１４によって完全に
囲まれるのではなく、そのゲート電極４Ａの上側はシリ
コン窒化物層５Ｖｃよって覆われる。しかし、酸化物層
１４を形成する前に窒化物層５をエツチングすれば、第
７および１１図のゲート’＜極と同様な埋込ゲート電極
構造か得られる。
第１４図の構造のものを得る。第２酸化工程中には第１
５図に示すような酸化物層９およびｌＯを形成する。つ
いで先ずシリコン窒化物層５および７を選択的にエツチ
ング除去し、かつ第１シリコン層４の露出部分を絶縁１
−８まで下方にエツチングして除去した後に第１６図に
示すような開口部】１を得る。つぎにリンイオンを注入
すること（でより低ドープソース領域およびドレイン領
域１２および１８を形成する。酸化物層８，９および１
０を選択的にエツチング除去した後に第８の酸化工程を
行ｔｘ、つて、酸化物層１４を形成するようにする。こ
の場合、ゲート電極４Ａは酸化物層１４によって完全に
囲まれるのではなく、そのゲート電極４Ａの上側はシリ
コン窒化物層５Ｖｃよって覆われる。しかし、酸化物層
１４を形成する前に窒化物層５をエツチングすれば、第
７および１１図のゲート’＜極と同様な埋込ゲート電極
構造か得られる。
ソースおよびドレイン領域には接点窓をエツチングし、
かつ金属化することによって慣例の方法で接点を形成す
ることができる。
かつ金属化することによって慣例の方法で接点を形成す
ることができる。
なお、第２酸化防止層７は必ずしも設ける必要はない。
従って、第１〜７図に示した方法は層７がなくても実施
することができる。このように層７を省く場合における
製造方法を第１８〜２２図につき一説明するが、これら
の図は層７を省いた場合における第１〜５図のものに対
応するものである。この場合には第１９図に示すように
、第１酸化工程中に第２シリコン層６の縁部分を酸化物
８に完全に変換し、このシリコン層６の残りの部分はそ
の厚さの一部分な酸化物８Ａに変換する。シリコン層６
の残存部分を十分に薄くすれば、酸化物（８，８Ａ）を
エツチング除去した後圧残存するシリコン層６の部分が
第２の酸化工程中に第２１図に示すように完全に酸化物
１．０Ｋｆ換される。開口部１１をエツチングしてあけ
た饅に第６および７図に示したような方法で処理工程を
終了させろ。同様に、第１２〜１７図に示す方法は第２
酸化ＢＨ止層７が′１′、Ｃ＜ても実施することができ
る。。
することができる。このように層７を省く場合における
製造方法を第１８〜２２図につき一説明するが、これら
の図は層７を省いた場合における第１〜５図のものに対
応するものである。この場合には第１９図に示すように
、第１酸化工程中に第２シリコン層６の縁部分を酸化物
８に完全に変換し、このシリコン層６の残りの部分はそ
の厚さの一部分な酸化物８Ａに変換する。シリコン層６
の残存部分を十分に薄くすれば、酸化物（８，８Ａ）を
エツチング除去した後圧残存するシリコン層６の部分が
第２の酸化工程中に第２１図に示すように完全に酸化物
１．０Ｋｆ換される。開口部１１をエツチングしてあけ
た饅に第６および７図に示したような方法で処理工程を
終了させろ。同様に、第１２〜１７図に示す方法は第２
酸化ＢＨ止層７が′１′、Ｃ＜ても実施することができ
る。。
このよって層７を省く場合における製造方法を第２３〜
２７図につき説、明するが、これらの図は層７を省いた
場合における第１２〜１７図のものに対応１ろ。この例
でも第１酸化工程中て第２４図に示すよって縁部分８以
外の層６の残存部分の−Ｉ＠Ｓヶ同様にして酸化物８Ａ
に変換する。このようにして、層６の残存部分を十分て
薄くすれば、この残存シリコンｉＡ （ｌの部分は第２
６図ｆ示すように、第２の酸化工程中に完全て酸化され
る。その後間Ｌ〕部１１をエツチングしてあけたｆＫＫ
ＩＯ３よび１７図に示すような処理工程で製造方法を終
了させる。
２７図につき説、明するが、これらの図は層７を省いた
場合における第１２〜１７図のものに対応１ろ。この例
でも第１酸化工程中て第２４図に示すよって縁部分８以
外の層６の残存部分の−Ｉ＠Ｓヶ同様にして酸化物８Ａ
に変換する。このようにして、層６の残存部分を十分て
薄くすれば、この残存シリコンｉＡ （ｌの部分は第２
６図ｆ示すように、第２の酸化工程中に完全て酸化され
る。その後間Ｌ〕部１１をエツチングしてあけたｆＫＫ
ＩＯ３よび１７図に示すような処理工程で製造方法を終
了させる。
第２酸化防止層７を用いない場合には、第１酸化工程を
正確に制御する必要がある。その理由（ま、シリコン層
６は縁部分８以外ではその厚さ方向の部分しか酸化され
ｌｆいからである。これがため、第２酸化を方正層７の
利用は有利ブエこともある。
正確に制御する必要がある。その理由（ま、シリコン層
６は縁部分８以外ではその厚さ方向の部分しか酸化され
ｌｆいからである。これがため、第２酸化を方正層７の
利用は有利ブエこともある。
第２シリコン層６を十分に薄くすれば、例えば第１〜７
図の例において５０ｎｍよりも薄くすれば、シリコン窒
化物層７はシリコン窒化物層５と同じ厚さ、またはそれ
よりも薄くすることができる。このようにすれば、層７
は第３図の製造段にて完全にエツチング除去され、また
第２酸化工程（第４図）中に薄いシリコン層６が完全に
酸化されるようになる。ついで第５〜７図の工程と同じ
工程で製造方法を終了させることができる。これと同様
な変更は第１２〜１７図の例にも適用し得ること勿論で
ある。
図の例において５０ｎｍよりも薄くすれば、シリコン窒
化物層７はシリコン窒化物層５と同じ厚さ、またはそれ
よりも薄くすることができる。このようにすれば、層７
は第３図の製造段にて完全にエツチング除去され、また
第２酸化工程（第４図）中に薄いシリコン層６が完全に
酸化されるようになる。ついで第５〜７図の工程と同じ
工程で製造方法を終了させることができる。これと同様
な変更は第１２〜１７図の例にも適用し得ること勿論で
ある。
本発明は上述した例のみ圧限定されるものではなく、幾
多の変更を加え得ること勿論である。例えば、半導体領
域１はシリコン以外の他の半導体材料で構成することも
できる。さらＫ、酸化防止層５および７はシリコン窒化
物の代り圧、シリコンーオギシ寧化物または他の酸化防
止材料で構成することができる。１錯５および７は必ず
しも同一材料で構成する必要はないが、同一材料で構成
しない場合にはエツチング工程数が増えることになる。
多の変更を加え得ること勿論である。例えば、半導体領
域１はシリコン以外の他の半導体材料で構成することも
できる。さらＫ、酸化防止層５および７はシリコン窒化
物の代り圧、シリコンーオギシ寧化物または他の酸化防
止材料で構成することができる。１錯５および７は必ず
しも同一材料で構成する必要はないが、同一材料で構成
しない場合にはエツチング工程数が増えることになる。
Ｉ慢４．５．６および７の厚さは各用途に応じて当業者
が適当に選定することができる。所要に応じ、ゲート誘
電体８もシリコン酸化物以外の他の拐料で構成すること
ができる。
が適当に選定することができる。所要に応じ、ゲート誘
電体８もシリコン酸化物以外の他の拐料で構成すること
ができる。
追加のマスクを用いる場合には、領域１８を形成する以
外に領域１２を形成するのに他の注入ドーズを利用する
ことができる。このことは、例えばソース領域でなく、
ドレイン領域だけに比較的低ドープの延長部１８を設け
る必要のある場合”に重要である。この場合には、延長
部１２を領域１８よりも高ドープに選定し、かつその領
域よりも厚く選定することができる。しかし、上述した
ような追加マスクを使用する場合にはその寸法を多少太
き目とする。
外に領域１２を形成するのに他の注入ドーズを利用する
ことができる。このことは、例えばソース領域でなく、
ドレイン領域だけに比較的低ドープの延長部１８を設け
る必要のある場合”に重要である。この場合には、延長
部１２を領域１８よりも高ドープに選定し、かつその領
域よりも厚く選定することができる。しかし、上述した
ような追加マスクを使用する場合にはその寸法を多少太
き目とする。
上述した各側ではエンハンスメント形のｎ−チャネＡ／
ＭＯＳトランジスタを形成する場合につき述べたが、す
べての導電形を反対にし、かつ例女−ばホウ素イオンの
ようなアクセプタイオンを注入することによってｐ−チ
ャネルトランジスタな製造することができる。さらに、
層８を形成する前にゲー）を極を形成すべき個所にｎま
たはｐ−形チャネルを注入または波数して形成すること
により、エンハンスメント−トランジスタの代りにデプ
リーション−トランジスタを製造することができる。
ＭＯＳトランジスタを形成する場合につき述べたが、す
べての導電形を反対にし、かつ例女−ばホウ素イオンの
ようなアクセプタイオンを注入することによってｐ−チ
ャネルトランジスタな製造することができる。さらに、
層８を形成する前にゲー）を極を形成すべき個所にｎま
たはｐ−形チャネルを注入または波数して形成すること
により、エンハンスメント−トランジスタの代りにデプ
リーション−トランジスタを製造することができる。
また、例えば四極ＨＯ８Ｔまたは電荷結合デバイス（Ｃ
０Ｔ） ）を形成するために、１個のゲート電極の代り
に複数個のゲート電極を形成することもできる。
０Ｔ） ）を形成するために、１個のゲート電極の代り
に複数個のゲート電極を形成することもできる。
第１〜７図は本発明による方法の第１例の順次の製造段
を示す断面図； 第８〜１１図は第ｉ〜７図に示す方法の変形例を示す断
面図； 第１２〜１７図は本発明方法のｆ１２例のＩＩＥｉ次の
製造段を示す断面図； 第１８〜２２図は第１〜７に示す方法σ）さらに他の変
形例を示す断面図； 第２８〜２７図は第８〜１１図ｆ示す方法の変形例を示
す断面図である。 １・・・半導体領域（ｐ−形シリコン領域）２・・・表
＋ＩＪｊ 領域 ８・・・ゲート誘電体４・・
・第１シリコン層 ４Ａ・・・ゲート電極５・・・第
１酸化防止層 ６・・・第２シリコン層７・・・第２
酸化防止層 ８・・・酸化縁部分９、ｌＯ・・・酸化
物層 １１・・・開口部１２・・・ソース領域の低
ドープ延長部１３・・・ドレイン領域の低ドープ延長部
１４・・・熱酸化物層 １５・・・ソース領域の高ドープ接点部分１６・・・ド
レイン領域の高ドープ接点部分。 匡 Ｌ ＬＬ
を示す断面図； 第８〜１１図は第ｉ〜７図に示す方法の変形例を示す断
面図； 第１２〜１７図は本発明方法のｆ１２例のＩＩＥｉ次の
製造段を示す断面図； 第１８〜２２図は第１〜７に示す方法σ）さらに他の変
形例を示す断面図； 第２８〜２７図は第８〜１１図ｆ示す方法の変形例を示
す断面図である。 １・・・半導体領域（ｐ−形シリコン領域）２・・・表
＋ＩＪｊ 領域 ８・・・ゲート誘電体４・・
・第１シリコン層 ４Ａ・・・ゲート電極５・・・第
１酸化防止層 ６・・・第２シリコン層７・・・第２
酸化防止層 ８・・・酸化縁部分９、ｌＯ・・・酸化
物層 １１・・・開口部１２・・・ソース領域の低
ドープ延長部１３・・・ドレイン領域の低ドープ延長部
１４・・・熱酸化物層 １５・・・ソース領域の高ドープ接点部分１６・・・ド
レイン領域の高ドープ接点部分。 匡 Ｌ ＬＬ
Claims (1)
- 【特許請求の範囲】 Ｌ 第１導電形の半導体領域の表面における少なくとも
ゲート電極を形成すべき個所に％気的絶縁層を設け、か
つ該絶縁層上に第１シリコン層を設け、その後エツチン
グ処理により前記第１シリコン層からゲートｉｔ極を形
成すると共に、該ゲート電極の個所ではイオンが前記半
導体領域［ｖ透しないようなエネルギーでイオンを注入
することにより前記ゲート電極の両側に第２の反対導電
形のソースおよびドレイン領域延長部を形成し、かつ自
己整列法で定められるゲート電極から少し離してソース
およびドレイン領域の高ドープ接点部分を形成して絶縁
ゲート電界効果デバイスを製造するに当り、 第１シリコン層上に少なくとも第１酸化防止層な設け、
該第１酸化防止層上には第２シリコン層を設け、ついで
第２シリコン層の一部を除去し、該第２シリコン層の残
存部分の縁部が、形成すべきゲート電極の縁部とほぼ一
致するようにし、ついで少なくとも第２シリコン層の縁
部分を第１酸化工程にて熱酸化処理し、その後第１酸化
肪止層の露出部分を選択的にエツチング除去し、ついで
前記第１酸化工程にて形成した第２シリコン層の縁部に
おける酸化縁部分をエツチング除去し、かつ露出した第
２シリコン層の表面を第２酸化工程にて熱酸化処理１／
一つぎに第１酸化防止層の露出部分をエツチング除去し
、これにより露出した第１シリコン層の部分な少なくと
も前記絶縁層まで下方にエツチング除去し、ついで斯く
して得られた第１シリコン層における開口部を経てイオ
ン注入によりソースおよびドレイン領域延長部を形成し
、その後露出している酸化物層をエツチング除去し、か
つこれにより露出したシリコンに第８の酸化工程の期間
中に熱酸化物層を設けるようにしたことを特徴とする絶
縁ゲート電界効果デバイスの製造方法。 ２、特許請求の範囲１記載の方法において、第１酸化工
程の期間中に第２シリコン層の縁部分を完全て酸化させ
、第２シリコン層の残りの部分はそれらの１９さの一部
分だけを酸化し、かつ第２酸化工程の期間中に第２シリ
コン層の残りの部分を完全に酸化させることを特徴とす
る絶縁ゲート電界効果デバイスの製造方法。 ＆ 特許ｔｆｉ求の範囲１記載の方法において、第２シ
リコン層に第２ｒｎ化防止層を被着し、かつ第２シリコ
ン層の一部分を除去する前に該第２シリコン層の除去部
分の上に位置する部分の第２酸化防止層を除去すること
を特徴とする絶縁ゲート電界効果デバイスの製造方法。 ４ 嚇許梢求の範囲８記載の方法において、第１および
第２酸化防止層を同一材料なもって構成することを特徴
とする絶縁ゲート？ｌｉ界効果デバイスの製造方法。 五 特許請求の範囲４記載の方法において、第２酸化防
止層の厚さを第１酸化防止層の厚さよりも厚くし、かつ
第２シリコン層の縁部分の酸化後に第１酸化防止層を完
全て除去すると共如、これと同じエツチング工程中に第
２酸化防止層はその厚さの一部だけを全体的に除去する
ことを特徴とする絶縁ゲート電界効果デバイスの製造方
法。 ６、 特許請求の範囲１〜５の何れか１つに記載の方法
において、絶縁層を実質上ゲート電極を形成すべき個所
にだけ設けることを特徴とする絶縁ゲート電界効果デバ
イスの製造方法。 ７、 特許請求の範囲１〜６の何れが１つに記載の方法
において、ゲート電極を形成すべき個所における第２シ
リコン層を除去することを特徴とする絶縁ゲート電界効
果デバイスの製造方法。 ８、 特許請求の範囲７記載の方法妬おいて、第８酸化
工程後に少なくとも第１酸化防止層の残りの部分を除去
し、かつこれらの除去部分の下側に前記ソースおよびド
レインの延長部と連結するようにソースおよびドレイン
領域の高ドープ接点部分を形成することを特徴と第２シ
リコン層の一部分を除去するのに、ゲート電極を形成す
べき個所における第２シリコン層の部分は残存させるこ
とを特徴とする絶縁ゲート電界効果デバイスの製造方法
。 １０、 特許請求の範囲９記載の方法において、第１
酸化防止層をエツチング除去した後で、し、かも第２シ
リコン層の酸化縁部分を除去する前に第１シリコン層を
経て第１導’ｒｔｔ形の半導体領域にソースおよびドレ
イン領域の高ドープ接点部分を形成することを特徴とす
る絶縁ゲート電界効果デバイスの製造方法。 ＩＬ ％許請求の範囲１〜１ｏの何れか１つ忙記載の
方法において、少なくとも１つの酸化防止層をシリコン
窒化物で構成することを特徴とする絶縁ゲート電界効果
デバイスの製造方法。 １＆ 特許請求の範囲１〜１１の何れか１つに記載の方
法において、ソースおよびドレイン領域の延長部が異な
るドーピング濃度を呈することを特徴とする絶縁ゲート
君を界効果デバイスの製造方法。 １＆ 特許請求の範囲１−１２の何れか１つに記載の方
法において、絶縁層をシリコン酸化物をもって構成する
ことを特徴とする絶縁ゲート電界効果デバイスの製造方
法。 １４特許請求の範囲１〜１８の何れか１つに記載の方法
において、第１導電形の半導体領域をシリコンとするこ
とを特徴とする絶縁ゲート電界効果デバイスの製造方法
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8202686A NL8202686A (nl) | 1982-07-05 | 1982-07-05 | Werkwijze ter vervaardiging van een veldeffektinrichting met geisoleerde stuurelektrode, en inrichting vervaardigd volgens de werkwijze. |
| NL8202686 | 1982-07-05 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5922366A true JPS5922366A (ja) | 1984-02-04 |
Family
ID=19839970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58120420A Pending JPS5922366A (ja) | 1982-07-05 | 1983-07-04 | 絶縁ゲ−ト電界効果デバイスの製造方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4545110A (ja) |
| EP (1) | EP0098652B1 (ja) |
| JP (1) | JPS5922366A (ja) |
| CA (1) | CA1206625A (ja) |
| DE (1) | DE3366266D1 (ja) |
| NL (1) | NL8202686A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61140122A (ja) * | 1984-12-13 | 1986-06-27 | Mitsubishi Electric Corp | 負荷時タツプ切換装置 |
| JPH0258206A (ja) * | 1988-08-23 | 1990-02-27 | Mitsubishi Electric Corp | 負荷時タップ切換装置 |
| JP2006275124A (ja) * | 2005-03-29 | 2006-10-12 | Shinwa Sangyo Co Ltd | 都市ガス用ガスコック |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| NL8302541A (nl) * | 1983-07-15 | 1985-02-01 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting, en halfgeleiderinrichting vervaardigd volgens de werkwijze. |
| NL8400224A (nl) * | 1984-01-25 | 1985-08-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting vervaardigd door toepassing daarvan. |
| NL8402223A (nl) * | 1984-07-13 | 1986-02-03 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting en inrichting, vervaardigd door toepassing daarvan. |
| NL8402859A (nl) * | 1984-09-18 | 1986-04-16 | Philips Nv | Werkwijze voor het vervaardigen van submicrongroeven in bijvoorbeeld halfgeleidermateriaal en met deze werkwijze verkregen inrichtingen. |
| FR2573919B1 (fr) * | 1984-11-06 | 1987-07-17 | Thomson Csf | Procede de fabrication de grilles pour circuit integre |
| US4653173A (en) * | 1985-03-04 | 1987-03-31 | Signetics Corporation | Method of manufacturing an insulated gate field effect device |
| GB2172743B (en) * | 1985-03-23 | 1988-11-16 | Stc Plc | Improvements in integrated circuits |
| US4649629A (en) * | 1985-07-29 | 1987-03-17 | Thomson Components - Mostek Corp. | Method of late programming a read only memory |
| NL8700640A (nl) * | 1987-03-18 | 1988-10-17 | Philips Nv | Halfgeleiderinrichting en werkwijze ter vervaardiging daarvan. |
| JPS63262873A (ja) * | 1987-04-21 | 1988-10-31 | Fuji Xerox Co Ltd | 半導体装置 |
| GB2215515A (en) * | 1988-03-14 | 1989-09-20 | Philips Electronic Associated | A lateral insulated gate field effect transistor and a method of manufacture |
| EP0452720A3 (en) * | 1990-04-02 | 1994-10-26 | Nat Semiconductor Corp | A semiconductor structure and method of its manufacture |
| US5039621A (en) * | 1990-06-08 | 1991-08-13 | Texas Instruments Incorporated | Semiconductor over insulator mesa and method of forming the same |
| DE69505348T2 (de) * | 1995-02-21 | 1999-03-11 | St Microelectronics Srl | Hochspannungs-MOSFET mit Feldplatten-Elektrode und Verfahren zur Herstellung |
| US5888873A (en) * | 1996-11-06 | 1999-03-30 | Advanced Micro Devices, Inc. | Method of manufacturing short channel MOS devices |
| US6525340B2 (en) * | 2001-06-04 | 2003-02-25 | International Business Machines Corporation | Semiconductor device with junction isolation |
| US7166867B2 (en) | 2003-12-05 | 2007-01-23 | International Rectifier Corporation | III-nitride device with improved layout geometry |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5284981A (en) * | 1976-01-06 | 1977-07-14 | Mitsubishi Electric Corp | Production of insulated gate type semiconductor device |
| JPS54140483A (en) * | 1978-04-21 | 1979-10-31 | Nec Corp | Semiconductor device |
| US4173818A (en) * | 1978-05-30 | 1979-11-13 | International Business Machines Corporation | Method for fabricating transistor structures having very short effective channels |
| JPS5621372A (en) * | 1979-07-31 | 1981-02-27 | Fujitsu Ltd | Manufacture of semiconductor device |
| NL187328C (nl) * | 1980-12-23 | 1991-08-16 | Philips Nv | Werkwijze ter vervaardiging van een halfgeleiderinrichting. |
| US4419809A (en) * | 1981-12-30 | 1983-12-13 | International Business Machines Corporation | Fabrication process of sub-micrometer channel length MOSFETs |
-
1982
- 1982-07-05 NL NL8202686A patent/NL8202686A/nl not_active Application Discontinuation
-
1983
- 1983-06-29 DE DE8383200968T patent/DE3366266D1/de not_active Expired
- 1983-06-29 EP EP83200968A patent/EP0098652B1/en not_active Expired
- 1983-06-30 CA CA000431567A patent/CA1206625A/en not_active Expired
- 1983-07-04 JP JP58120420A patent/JPS5922366A/ja active Pending
-
1984
- 1984-09-07 US US06/648,603 patent/US4545110A/en not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61140122A (ja) * | 1984-12-13 | 1986-06-27 | Mitsubishi Electric Corp | 負荷時タツプ切換装置 |
| JPH0258206A (ja) * | 1988-08-23 | 1990-02-27 | Mitsubishi Electric Corp | 負荷時タップ切換装置 |
| JP2006275124A (ja) * | 2005-03-29 | 2006-10-12 | Shinwa Sangyo Co Ltd | 都市ガス用ガスコック |
Also Published As
| Publication number | Publication date |
|---|---|
| US4545110A (en) | 1985-10-08 |
| DE3366266D1 (en) | 1986-10-23 |
| EP0098652B1 (en) | 1986-09-17 |
| EP0098652A3 (en) | 1984-02-22 |
| EP0098652A2 (en) | 1984-01-18 |
| NL8202686A (nl) | 1984-02-01 |
| CA1206625A (en) | 1986-06-24 |
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