JPS59182545A - 混成集積回路 - Google Patents
混成集積回路Info
- Publication number
- JPS59182545A JPS59182545A JP5709683A JP5709683A JPS59182545A JP S59182545 A JPS59182545 A JP S59182545A JP 5709683 A JP5709683 A JP 5709683A JP 5709683 A JP5709683 A JP 5709683A JP S59182545 A JPS59182545 A JP S59182545A
- Authority
- JP
- Japan
- Prior art keywords
- parts
- substrate
- recess
- integrated circuit
- hybrid integrated
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/12—Mountings, e.g. non-detachable insulating substrates
- H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/0284—Details of three-dimensional rigid printed circuit boards
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Structures For Mounting Electric Components On Printed Circuit Boards (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
イ、産業上の利用分野
本発明は混成集積回路に崗し、特にその襞造工ｙｖＣお
いて、複数のチップ状′市子部品の基板への搭載を谷易
且つ確実にするのに利用される口、従来技術 多欲の素子を高い実装密度を持って組付けし、（ｌ！ｌ
の電子部品として完成させた混成集積回路（Ａ）は、一
般に第７図に示すような組立構造を有する。
いて、複数のチップ状′市子部品の基板への搭載を谷易
且つ確実にするのに利用される口、従来技術 多欲の素子を高い実装密度を持って組付けし、（ｌ！ｌ
の電子部品として完成させた混成集積回路（Ａ）は、一
般に第７図に示すような組立構造を有する。
すなわら平板状で絶縁材質の基板Ｉｌ＋にスクリーン印
刷法等によって導体膜による電気配線用ノ導屯パターン
（２）ヲ形収し、この４Ｊ 屯パターン【２）の所定位
Ｗに接Ｍ刑］３）を用いて各種チップ状電子部品ｆ４１
１４ｉを仮固定し、各種チップ状電子部品１４ｉｆ４１
１１ ” ＠の奄）ｆｔ、 （４ａ） （４ａ） ・・
・ｋ 導’「ｉｄ パターン（２１に、半田デインプ法
等により早目」１５）で接続−固定する。
刷法等によって導体膜による電気配線用ノ導屯パターン
（２）ヲ形収し、この４Ｊ 屯パターン【２）の所定位
Ｗに接Ｍ刑］３）を用いて各種チップ状電子部品ｆ４１
１４ｉを仮固定し、各種チップ状電子部品１４ｉｆ４１
１１ ” ＠の奄）ｆｔ、 （４ａ） （４ａ） ・・
・ｋ 導’「ｉｄ パターン（２１に、半田デインプ法
等により早目」１５）で接続−固定する。
しかしながら上記従来の混成集積回路（Ａ）に、組立の
１皺、各種チップ状電′：Ｆ一部品＋４＋（４）・・・
の形状が故πｍ角程度の微少なものであるために搭載位
！ｉ諸決めが困罐で正規の搭載位置からす７″Ｌ易いと
いう欠点があった。チング状Ｖｌ子１３１≦品ｔ４１＋
４１・・・の基板Ｉｌｌへの載直に、供給ンユートによ
る自動供給、或いは位置決め治具等ＶＣよる手作采によ
って行なわれるが、チンプ状ｉば、子部品１４ｉ（４１
・・・及び等電パターン］２）が極めて微小な犬きさで
あることから、その載繭位１Ｎを精度高く規制すること
は困難であり、さらにチンプ状′１゛に子部品１４１１
４ｉ−・・が載瞳されてから半田付は固澗されるまでに
、持ち運び等のための振切によって位置ずれし易い。な
お基＆１１ｊ上ＶＣ設けられた専′疏パターン＋２１は
、この位ＩＵずれを考１ばに入れて、若干の位置ずれ（
例えば。、７〜θ： ２ ｍｍ ）があっても、正常な
接続ができるように、その形状が余裕を持って設計され
てｂる０しかし、そのｄｆ容範囲以上の位置ずれ（例え
ばθ、 ｊ ｒｓ以上）があると、半Ｅ■］付は不良と
なり、正規の位（ｉ：、！′（（半田」付けできなかっ
たり、チップ部品が隣接した別の箇１升に接続きれたり
する。
１皺、各種チップ状電′：Ｆ一部品＋４＋（４）・・・
の形状が故πｍ角程度の微少なものであるために搭載位
！ｉ諸決めが困罐で正規の搭載位置からす７″Ｌ易いと
いう欠点があった。チング状Ｖｌ子１３１≦品ｔ４１＋
４１・・・の基板Ｉｌｌへの載直に、供給ンユートによ
る自動供給、或いは位置決め治具等ＶＣよる手作采によ
って行なわれるが、チンプ状ｉば、子部品１４ｉ（４１
・・・及び等電パターン］２）が極めて微小な犬きさで
あることから、その載繭位１Ｎを精度高く規制すること
は困難であり、さらにチンプ状′１゛に子部品１４１１
４ｉ−・・が載瞳されてから半田付は固澗されるまでに
、持ち運び等のための振切によって位置ずれし易い。な
お基＆１１ｊ上ＶＣ設けられた専′疏パターン＋２１は
、この位ＩＵずれを考１ばに入れて、若干の位置ずれ（
例えば。、７〜θ： ２ ｍｍ ）があっても、正常な
接続ができるように、その形状が余裕を持って設計され
てｂる０しかし、そのｄｆ容範囲以上の位置ずれ（例え
ばθ、 ｊ ｒｓ以上）があると、半Ｅ■］付は不良と
なり、正規の位（ｉ：、！′（（半田」付けできなかっ
たり、チップ部品が隣接した別の箇１升に接続きれたり
する。
このように上記混成集積回路（Ａ）の製造はチップ状電
子部品ｆ４Ｎ４）・・が位置ずれし易く、接読不良ｒｃ
なり易いので、歩留りの同上Ｉ／ｃ限度があり、またチ
ップ状電子部品＋４１＋４１・・・の位置ずれが起こら
ないようにする工程管理が雉がしくなる欠点があった。
子部品ｆ４Ｎ４）・・が位置ずれし易く、接読不良ｒｃ
なり易いので、歩留りの同上Ｉ／ｃ限度があり、またチ
ップ状電子部品＋４１＋４１・・・の位置ずれが起こら
ないようにする工程管理が雉がしくなる欠点があった。
ハ、発明の目的
本発明は混成集積回路の基板自体を、各種チップ状ゼ゛
Ｆ部品の位画規制能カを持ったものとすることにより、
チップ状電子部品の組立工程の歩留ま＃）向上、並びに
作業性の向上を図ることを目的とする。
Ｆ部品の位画規制能カを持ったものとすることにより、
チップ状電子部品の組立工程の歩留ま＃）向上、並びに
作業性の向上を図ることを目的とする。
ニ、発、明の構成
本発明の混成集積口Ｗｒは、部品搭載位置に位１ｄ決め
用の四部をｊ構成した基板を用いたことを特徴としてい
る。
用の四部をｊ構成した基板を用いたことを特徴としてい
る。
ホ、実施例
末完りｊの〆／の実施例を第２図乃至第ｚ図について説
りｊする。
りｊする。
まず癌、ｘ ｂ＜＋ ｖこ示すように各種チップ状電子
部品＋４）ｉ４１・・・の配置される位置に、その形状
に合わせて凹ｆｓ ：ＧＩ ＩＧＩ・・・が形成さｎた
絶縁材質の基板ｈ＋ ２先に製作する。この基板ｉ７１
ｉ’Ｊ： 、セラミンタ基板を累イ、（状態で加圧金
形してＰき、これを焼結してｊビＩＪ見する鋏γ去、或
い１ンゴエボキン樹脂等の樹脂糸板を、硬化前に加圧整
形する製法等によって得られる。次にこの基４反（７１
の四部（６１ｆ６ｊ ＠＊ ｅが形成された曲に、タラ
３図に示すように銅箔等の導体膜（８１を貼り伺ける。
部品＋４）ｉ４１・・・の配置される位置に、その形状
に合わせて凹ｆｓ ：ＧＩ ＩＧＩ・・・が形成さｎた
絶縁材質の基板ｈ＋ ２先に製作する。この基板ｉ７１
ｉ’Ｊ： 、セラミンタ基板を累イ、（状態で加圧金
形してＰき、これを焼結してｊビＩＪ見する鋏γ去、或
い１ンゴエボキン樹脂等の樹脂糸板を、硬化前に加圧整
形する製法等によって得られる。次にこの基４反（７１
の四部（６１ｆ６ｊ ＠＊ ｅが形成された曲に、タラ
３図に示すように銅箔等の導体膜（８１を貼り伺ける。
この俊公知のエンチング方法ＶＣより不用部分の導体ｊ
臭（８）ヲ選択的Ｉ／ｃ除去し、第７図に示すように導
体膜による所定形状の導電パターン＋９１ ｉ ｉ成す
る。なおこの都電パターン（９１ハスクリーン印刷法に
よる導体のｍｍによって形成してもよい。次に第５図に
示すように基板（７）の各四部＋６１ ｔ＆＋の底面に
接着剤（１０）を塗布してから各四部１６１１６１・・
・に対応するチップ状電子部品＋４１１４ｉ・・拳（！
＝投入する。この投入は凹部ｔ６１ ＋６１自身がチッ
プ状電子部品＋４ｉ＋４１・・・の位置規制作用をする
ので、投入の位置精度を従米はど要求されない。投入後
接着剤（１０１が硬化して各イ鍛チング状電子部品１４
１１４１・・・が同定さね、ると、半田デインプ法によ
って第に図に示すように半田付けを行う。なＰこの半田
テイツプに、例えば上記基板（７）のチップ状電子１３
１り品載誼面側をＦｖｃして、噴流半田槽の上をｊＤ４
ｊ面させる智・の手段が採用される。これＶＣよって
各釉チップ状電子品品ｊ４１１４１・・・の電極（４ａ
）（４ａ）・・・と導電パターン＋９１１９１・・・と
を半田（ＩＩ） ｖｃ 、Ｊニジ電気的且つ機械的ＶＣ
接続して組付けを終丁する。
臭（８）ヲ選択的Ｉ／ｃ除去し、第７図に示すように導
体膜による所定形状の導電パターン＋９１ ｉ ｉ成す
る。なおこの都電パターン（９１ハスクリーン印刷法に
よる導体のｍｍによって形成してもよい。次に第５図に
示すように基板（７）の各四部＋６１ ｔ＆＋の底面に
接着剤（１０）を塗布してから各四部１６１１６１・・
・に対応するチップ状電子部品＋４１１４ｉ・・拳（！
＝投入する。この投入は凹部ｔ６１ ＋６１自身がチッ
プ状電子部品＋４ｉ＋４１・・・の位置規制作用をする
ので、投入の位置精度を従米はど要求されない。投入後
接着剤（１０１が硬化して各イ鍛チング状電子部品１４
１１４１・・・が同定さね、ると、半田デインプ法によ
って第に図に示すように半田付けを行う。なＰこの半田
テイツプに、例えば上記基板（７）のチップ状電子１３
１り品載誼面側をＦｖｃして、噴流半田槽の上をｊＤ４
ｊ面させる智・の手段が採用される。これＶＣよって
各釉チップ状電子品品ｊ４１１４１・・・の電極（４ａ
）（４ａ）・・・と導電パターン＋９１１９１・・・と
を半田（ＩＩ） ｖｃ 、Ｊニジ電気的且つ機械的ＶＣ
接続して組付けを終丁する。
上記第／の実施例は導電パターン（９１を位置決め用の
四部１６１１６１・嗜・より後に形成するため、導電パ
ターン（９１を基板（７）の凹部１６１内に入シ込ませ
て設けるのは困帷である。チップ状ｆ％子部品１４ｉの
形状によっては電極（４ａ）と導電パターン（９）とが
第ｇ図中（イ）の如く離れることがあり、半田（川はこ
の同をプリンジ状に接＠キることになって好ましい半田
付は状患とはＢ兄ない。また凹部１６＋ ［６１・・ｅ
の形成によってその背向は凹凸形状となるが、使用目的
によっては、背！ｆＩｌｉを平面形状にすることが要求
される場合もある。
四部１６１１６１・嗜・より後に形成するため、導電パ
ターン（９１を基板（７）の凹部１６１内に入シ込ませ
て設けるのは困帷である。チップ状ｆ％子部品１４ｉの
形状によっては電極（４ａ）と導電パターン（９）とが
第ｇ図中（イ）の如く離れることがあり、半田（川はこ
の同をプリンジ状に接＠キることになって好ましい半田
付は状患とはＢ兄ない。また凹部１６＋ ［６１・・ｅ
の形成によってその背向は凹凸形状となるが、使用目的
によっては、背！ｆＩｌｉを平面形状にすることが要求
される場合もある。
上記問題をｊ９？−決したもの２第２の実施例として以
下説明する。
下説明する。
まず第２図に示すように、一方の０甘の必要箇所に所定
の方法により導電パターン＋９１ （Ｉ：ＩＩづ成した
発泡樹脂を拭材とする絶縁材質の基板（７）を用意し、
これを所定温度に刀口熱して軟化させる。
の方法により導電パターン＋９１ （Ｉ：ＩＩづ成した
発泡樹脂を拭材とする絶縁材質の基板（７）を用意し、
これを所定温度に刀口熱して軟化させる。
この状惑で、形成すべき凹部に対応する形状の凸部＋１
２）ｔ１５ａ・・・を有する押し型Ｏ□□□を、基板ｔ
７１１ｃ押し当てる。なおこの整形時に基板（７１の長
面は平ｌｆｒ形状の基台（１４１Ｋよって支持されてい
る。これによって基板（７ｒは第２図に示すように四部
（６ｒ（６ｒ−・・が形成されるが、この凹部１ｅｒｔ
ｓｉ’−・・の縁から内側面ＶＣかけて、必要な？１１
Ｓ分ＶＣに１導電パターン＋９１が平面部から延二はし
て形成される。
２）ｔ１５ａ・・・を有する押し型Ｏ□□□を、基板ｔ
７１１ｃ押し当てる。なおこの整形時に基板（７１の長
面は平ｌｆｒ形状の基台（１４１Ｋよって支持されてい
る。これによって基板（７ｒは第２図に示すように四部
（６ｒ（６ｒ−・・が形成されるが、この凹部１ｅｒｔ
ｓｉ’−・・の縁から内側面ＶＣかけて、必要な？１１
Ｓ分ＶＣに１導電パターン＋９１が平面部から延二はし
て形成される。
この基板（ｔ（ＶＣ対して、第／の実施例と同イ、３２
に・凹部１６ｒ（６ｒ＠１１ｓの底面への接着剤＋１０
１ ＋７）塗布、凹部）ｅｒ １６１’・・・への各槌
チンブ状電子部品＋４１（４ｉ・・・の投入、及び接右
刑＋ｌｏｒが硬化した後の半田デイツプをこの順に行う
ことにより第２図に示すように、各種チップ状電子部品
＋４１＋４１の電極（４ａ） （４ａ）・・・が導電パ
ターン（９１Ｋ￥Ａ接した状底で、半田付けを行うこと
ができる。従って第２の実施例に２いては、各種チップ
状電子部品＋４＋！４１・拳・の導電パターン１９ｒと
の電気的及び機械的な接続を第１のビて施例に比べてよ
り１占頼件の賜いものとすることができる。捷た基板（
イの欠口は平１目１形状を保って形成されるので、取付
は易い外形となる。
に・凹部１６ｒ（６ｒ＠１１ｓの底面への接着剤＋１０
１ ＋７）塗布、凹部）ｅｒ １６１’・・・への各槌
チンブ状電子部品＋４１（４ｉ・・・の投入、及び接右
刑＋ｌｏｒが硬化した後の半田デイツプをこの順に行う
ことにより第２図に示すように、各種チップ状電子部品
＋４１＋４１の電極（４ａ） （４ａ）・・・が導電パ
ターン（９１Ｋ￥Ａ接した状底で、半田付けを行うこと
ができる。従って第２の実施例に２いては、各種チップ
状電子部品＋４＋！４１・拳・の導電パターン１９ｒと
の電気的及び機械的な接続を第１のビて施例に比べてよ
り１占頼件の賜いものとすることができる。捷た基板（
イの欠口は平１目１形状を保って形成されるので、取付
は易い外形となる。
なお本発明Ｆ１部品搭載位社に位置決め用の四部を形成
した基板音用いることを、その要旨とするもので、本発
す］の混成集槓回Ｍは上記第／又は第、２の実施例に示
したような工程以外の工程によっても製造できる。例え
ば半田付けの方法としては、上記実施例中で説明した半
日」デインプ法の他、仮固定用の接有刑を用いないリフ
ロー炉による半田付は方法も採用できる。これは予ν１
ｇ半田を予め半田付は部分に被るしておき、各種チップ
状′電子部品を前記凹部１６１１ｓｒを利用して各半田
付位ＩＭ ＶＣ配暗し、その状態でリフロー炉にＪ服シ
て予倫半Ｈ」を俗かし、各種チップ状電子部品の電極（
４ａ）と導電パターン（９１とを半田付けするものであ
る。
した基板音用いることを、その要旨とするもので、本発
す］の混成集槓回Ｍは上記第／又は第、２の実施例に示
したような工程以外の工程によっても製造できる。例え
ば半田付けの方法としては、上記実施例中で説明した半
日」デインプ法の他、仮固定用の接有刑を用いないリフ
ロー炉による半田付は方法も採用できる。これは予ν１
ｇ半田を予め半田付は部分に被るしておき、各種チップ
状′電子部品を前記凹部１６１１ｓｒを利用して各半田
付位ＩＭ ＶＣ配暗し、その状態でリフロー炉にＪ服シ
て予倫半Ｈ」を俗かし、各種チップ状電子部品の電極（
４ａ）と導電パターン（９１とを半田付けするものであ
る。
へ、発明の効果
本発明は混成集積回路の基板に、チップ状電子部品の位
置決め用の四部＋ｅ＋ １６ｉ″を有するものを使用す
るから、チップ状電子部品の基板への搭戦が確実ＶＣ行
なえるようにカリ、組立の工程管理を容易にし、且つ製
品の歩留りの同上が図れる。特ＶＣ末完ｌ−１ｌＪは凹
部１８１１６１自身が、投入きれたチップ状電子部品（
４＋の位酷を修正する槻［Ｊ巨を刊゛するから、その投
入精度に厳密さ′ｆ：要求しない。従って各種チップ状
′ボ子部品を基板上の各四部ＶＣ自助的に振り分は供給
するンユート等の自助組立て設備の設計が容易になり、
且つ比較的安価に製造することができるようになる。ざ
らに凹＋３＋５ ｔｅ＋ Ｉｅ（への投入精度に厳＠ざ
を要求しないこと、並びに投入きれたチップ状電子部品
１４、か凹部（６１１ｓｒ内にあり振動が加えられても
位ｌずれのおそれがないことから、−上記組立工程のイ
ンデックスアンプが図れ、巣位時間当りの製造個数を同
上することができる。
置決め用の四部＋ｅ＋ １６ｉ″を有するものを使用す
るから、チップ状電子部品の基板への搭戦が確実ＶＣ行
なえるようにカリ、組立の工程管理を容易にし、且つ製
品の歩留りの同上が図れる。特ＶＣ末完ｌ−１ｌＪは凹
部１８１１６１自身が、投入きれたチップ状電子部品（
４＋の位酷を修正する槻［Ｊ巨を刊゛するから、その投
入精度に厳密さ′ｆ：要求しない。従って各種チップ状
′ボ子部品を基板上の各四部ＶＣ自助的に振り分は供給
するンユート等の自助組立て設備の設計が容易になり、
且つ比較的安価に製造することができるようになる。ざ
らに凹＋３＋５ ｔｅ＋ Ｉｅ（への投入精度に厳＠ざ
を要求しないこと、並びに投入きれたチップ状電子部品
１４、か凹部（６１１ｓｒ内にあり振動が加えられても
位ｌずれのおそれがないことから、−上記組立工程のイ
ンデックスアンプが図れ、巣位時間当りの製造個数を同
上することができる。
第／図ｔ／′ｉ混成果槓回路の従来構成を示す断面図で
ある。第２図乃至第に図は夫々本発明の第１の実施例の
製造工程を示す断面図であって、第２図に四ｄ１りがプ
レス整形された基板、第３図は第２図の基板に導体膜を
結材した状態、第７図は第３図の基板から必要部分を除
いて導体膜をエツチングにより除去した状態、第５図は
第７図の基板にチップ状電子部品を投入した状態、第２
図は第５図に示す状態のものと半田ディツプした状ｌＪ
を夫々示すものである。第２図乃至第り図は夫々本発明
の第２の実施列の製造工程を示す１折面図であって、第
２図は予じめ導電パターンが形成された基板に四部を形
成する工程、第２図は四部が形成された基板、第り図は
−第２図の基板を用いて組立てた混成集積回路を夫
々示すものである。 （４）・・チップ状電子部品、（４ａ）・・゛屯礒、１
６１１６１′・・凹部、（ｎ＋７１’−ｍ絶縁＆板、＋
９＋＋９ｆ’ ６６４ｉパターン、（１１）−・半田。 第３図 第４図 準５図 第６図 第７図
ある。第２図乃至第に図は夫々本発明の第１の実施例の
製造工程を示す断面図であって、第２図に四ｄ１りがプ
レス整形された基板、第３図は第２図の基板に導体膜を
結材した状態、第７図は第３図の基板から必要部分を除
いて導体膜をエツチングにより除去した状態、第５図は
第７図の基板にチップ状電子部品を投入した状態、第２
図は第５図に示す状態のものと半田ディツプした状ｌＪ
を夫々示すものである。第２図乃至第り図は夫々本発明
の第２の実施列の製造工程を示す１折面図であって、第
２図は予じめ導電パターンが形成された基板に四部を形
成する工程、第２図は四部が形成された基板、第り図は
−第２図の基板を用いて組立てた混成集積回路を夫
々示すものである。 （４）・・チップ状電子部品、（４ａ）・・゛屯礒、１
６１１６１′・・凹部、（ｎ＋７１’−ｍ絶縁＆板、＋
９＋＋９ｆ’ ６６４ｉパターン、（１１）−・半田。 第３図 第４図 準５図 第６図 第７図
Claims (1)
- １１１ 部品搭載位置に立信決め用の四部を形成した
絶縁基板を用いたことを特徴とする混成集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5709683A JPS59182545A (ja) | 1983-03-31 | 1983-03-31 | 混成集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5709683A JPS59182545A (ja) | 1983-03-31 | 1983-03-31 | 混成集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59182545A true JPS59182545A (ja) | 1984-10-17 |
Family
ID=13045969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5709683A Pending JPS59182545A (ja) | 1983-03-31 | 1983-03-31 | 混成集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59182545A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6289176U (ja) * | 1985-11-25 | 1987-06-08 | ||
| JP2000516044A (ja) * | 1996-10-10 | 2000-11-28 | サムソン・エレクトロニクス・カンパニー・リミテッド | マイクロ波ハイブリッド集積回路 |
| US6310780B1 (en) | 1997-11-05 | 2001-10-30 | Nec Corporation | Surface mount assembly for electronic components |
| WO2016167081A1 (ja) * | 2015-04-14 | 2016-10-20 | オムロン株式会社 | 回路構造体 |
-
1983
- 1983-03-31 JP JP5709683A patent/JPS59182545A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6289176U (ja) * | 1985-11-25 | 1987-06-08 | ||
| JP2000516044A (ja) * | 1996-10-10 | 2000-11-28 | サムソン・エレクトロニクス・カンパニー・リミテッド | マイクロ波ハイブリッド集積回路 |
| US6310780B1 (en) | 1997-11-05 | 2001-10-30 | Nec Corporation | Surface mount assembly for electronic components |
| WO2016167081A1 (ja) * | 2015-04-14 | 2016-10-20 | オムロン株式会社 | 回路構造体 |
| JP2016201521A (ja) * | 2015-04-14 | 2016-12-01 | オムロン株式会社 | 回路構造体 |
| US10334733B2 (en) | 2015-04-14 | 2019-06-25 | Omron Corporation | Circuit structure |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4635356A (en) | Method of manufacturing a circuit module | |
| US5406459A (en) | Surface mounting module for an electric circuit board | |
| US3266125A (en) | Method for making electrical circuit modules | |
| JPH07211995A (ja) | インピーダンス制御された可撓性回路の形成方法およびその装置 | |
| JPS62299097A (ja) | 配線基板 | |
| US4914259A (en) | Molded circuit board | |
| JPH11233684A (ja) | 半導体装置用基板、半導体装置及びその製造方法並びに電子機器 | |
| JPS5835367B2 (ja) | 回路素子基板及びその製造方法 | |
| JPS59182545A (ja) | 混成集積回路 | |
| JP3656861B2 (ja) | 半導体集積回路装置及び半導体集積回路装置の製造方法 | |
| JPH0220861Y2 (ja) | ||
| JPH0631137U (ja) | 多連電子部品 | |
| JPS627109A (ja) | ネツトワ−ク電子部品の製造方法 | |
| JP2677842B2 (ja) | 電子回路構造体の製造方法及び電子回路構造体 | |
| JP3587329B2 (ja) | プリント配線板、回路基板及び実装方法 | |
| JPS5924542B2 (ja) | 半導体装置用基板の製造方法 | |
| JPH0445273Y2 (ja) | ||
| JPS6152977B2 (ja) | ||
| JPH0152916B2 (ja) | ||
| JPS62156894A (ja) | ネツトワ−ク電子部品の製造方法 | |
| JP2001007479A (ja) | フレキシブルプリント配線板の製造方法 | |
| JPH0138924Y2 (ja) | ||
| TWI220993B (en) | Resistor device package and its manufacturing process | |
| JPH0760939B2 (ja) | 電子回路モジュール及びその製造方法 | |
| JP2998462B2 (ja) | 圧電共振子の製造方法 |