JPS59174913A - プログラマブルシ−ケンサ - Google Patents
プログラマブルシ−ケンサInfo
- Publication number
- JPS59174913A JPS59174913A JP5085883A JP5085883A JPS59174913A JP S59174913 A JPS59174913 A JP S59174913A JP 5085883 A JP5085883 A JP 5085883A JP 5085883 A JP5085883 A JP 5085883A JP S59174913 A JPS59174913 A JP S59174913A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- processing
- programmable sequencer
- input
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
- G05B19/052—Linking several PLC's
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Automation & Control Theory (AREA)
- Programmable Controllers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、各種の自動化装置に使用されるプログラマ
ブルシーケンサに関する。
ブルシーケンサに関する。
（ロ）従来技術
近年のプログラマブルシーケンサは、マイクロコンピュ
ータ（マンコン）を使用したものがほとんどである。そ
の典型的なプログラマブルシーケンサの構成図を第１図
に示す。すなわち従来のプログラマブルシーケンサは、
外部機器１よりの信号を入力ボード２を経てＣＰｔＪ
（マイコンで構成される）３を経て、入力信号に応じた
ロジック演算をＣＰＵ５内でほどごし、そのロジック演
算結果にもとづいて出力ボード４を経て、外部出力器５
に出力信号を導出して、出力機器５を制御しているのが
一般的である。尚ＣＰＵ３に対するプログラム設定や定
数等の入力は、オペレータコンソロール６よりＣＰＵ３
に対して行なわれる。この種のプログラマブルシーケン
サは、ＣＰＵ３が中心となるものであり、ＣＰＵ３ばマ
イコンを使用するところからほとんどシリアル処理であ
るために、処理速度が遅いということ、又ＣＰＵ３がな
んらかの理由により停止すると、シーケンサ自身の機能
がほとんど停止してしまうという欠点があった。
ータ（マンコン）を使用したものがほとんどである。そ
の典型的なプログラマブルシーケンサの構成図を第１図
に示す。すなわち従来のプログラマブルシーケンサは、
外部機器１よりの信号を入力ボード２を経てＣＰｔＪ
（マイコンで構成される）３を経て、入力信号に応じた
ロジック演算をＣＰＵ５内でほどごし、そのロジック演
算結果にもとづいて出力ボード４を経て、外部出力器５
に出力信号を導出して、出力機器５を制御しているのが
一般的である。尚ＣＰＵ３に対するプログラム設定や定
数等の入力は、オペレータコンソロール６よりＣＰＵ３
に対して行なわれる。この種のプログラマブルシーケン
サは、ＣＰＵ３が中心となるものであり、ＣＰＵ３ばマ
イコンを使用するところからほとんどシリアル処理であ
るために、処理速度が遅いということ、又ＣＰＵ３がな
んらかの理由により停止すると、シーケンサ自身の機能
がほとんど停止してしまうという欠点があった。
（ハ）目的
この発明の目的は、上記した従来のＣＰＵ使用のプログ
ラマブルシーケンサの欠点を解消し、処理スピードを上
げるとともに、故障に対するシステムの安全性を確保し
うる、そして安価なシステムが実現可能なプログラマブ
ルシーケンサを提供するにある。
ラマブルシーケンサの欠点を解消し、処理スピードを上
げるとともに、故障に対するシステムの安全性を確保し
うる、そして安価なシステムが実現可能なプログラマブ
ルシーケンサを提供するにある。
（ニ）構成
上記目的を達成するために、この発明のプログラマブル
シーケンサは、シーケンスロジックを演算する機能を従
来のＣＰＵにかえて、Ｐ−ＲＯＭなどの記憶手段に予め
記憶させて実行するようにしている。すなわちこの発明
のプログラマブルシーケンサは、外部入力機器よりの信
号を受ける入力処理部と、予めシーケンスロジックが記
憶されてあり、アドレスラインに前記入力処理部への信
号を受け、この入力信号の論理状態に応じた信号をデー
タラインから出力する記憶手段と、この記憶手段のデー
タラインからの出力を外部機器に出力する出力部とより
構成されている。
シーケンサは、シーケンスロジックを演算する機能を従
来のＣＰＵにかえて、Ｐ−ＲＯＭなどの記憶手段に予め
記憶させて実行するようにしている。すなわちこの発明
のプログラマブルシーケンサは、外部入力機器よりの信
号を受ける入力処理部と、予めシーケンスロジックが記
憶されてあり、アドレスラインに前記入力処理部への信
号を受け、この入力信号の論理状態に応じた信号をデー
タラインから出力する記憶手段と、この記憶手段のデー
タラインからの出力を外部機器に出力する出力部とより
構成されている。
（ホ）実施例
以下実施例によりこの発明をさらに詳細に説明する。
第２図は、この発明の１実施例を示すプログラマブルシ
ーケンサの概略ブロック図である。同図において、１ａ
、１ｂ・・・Ｉｎは外部入力機器を、２ａ、２ｂ・・・
２ｎはロジック処理ボードを、３ａ、３ｂ・・・３ｎは
外部出力機器をそれぞれ示している。これらの構成要素
のうち、ロジック処理ボード２ａ、２ｂ・・・２ｎばこ
の発明の特徴的部分であり、そのさらに具体的な内部構
成図を第３図に示している。
ーケンサの概略ブロック図である。同図において、１ａ
、１ｂ・・・Ｉｎは外部入力機器を、２ａ、２ｂ・・・
２ｎはロジック処理ボードを、３ａ、３ｂ・・・３ｎは
外部出力機器をそれぞれ示している。これらの構成要素
のうち、ロジック処理ボード２ａ、２ｂ・・・２ｎばこ
の発明の特徴的部分であり、そのさらに具体的な内部構
成図を第３図に示している。
第３図で明らかなように、ロジック処理ボード２ａは、
入力処理部４ａ、ロジック演算部５ａ、出力処理部６ａ
で構成されており、入力処理部４ａ″は外部入力機器１
ａの信号を受ける回路部であり、出力処理部６ａは外部
機器３ａに出力信号を導出する回路であり、ロジック演
算部５ａは例えばプログラマブルロム（Ｐ−ＲＯＭ）で
構成され、入力処理部４ａよりの信号に応じて予め記ｔ
＃するシーケンスロジックに応じた出力を、出力処理部
６ａに導出するように構成されている。従ってこの実施
例のロジック処理ボード内２ａにば、ＣＰ（Ｊが含まれ
ていない。他のロジック処理ボード２ｂ・・・２ｎにつ
いても、同様の回路構成となっている。
入力処理部４ａ、ロジック演算部５ａ、出力処理部６ａ
で構成されており、入力処理部４ａ″は外部入力機器１
ａの信号を受ける回路部であり、出力処理部６ａは外部
機器３ａに出力信号を導出する回路であり、ロジック演
算部５ａは例えばプログラマブルロム（Ｐ−ＲＯＭ）で
構成され、入力処理部４ａよりの信号に応じて予め記ｔ
＃するシーケンスロジックに応じた出力を、出力処理部
６ａに導出するように構成されている。従ってこの実施
例のロジック処理ボード内２ａにば、ＣＰ（Ｊが含まれ
ていない。他のロジック処理ボード２ｂ・・・２ｎにつ
いても、同様の回路構成となっている。
次に、ロジック演算部５ａにどのようにしてシーケンス
ロジックが記憶されるかについて、第４図を参照して説
明する。まず第４図の１０に示すように、全ての入力条
件に対する出力状態をロジック演算図に描き、このロジ
ック状態図をプログラムコンソール１１でとりこみ、こ
のプログラムコンソール１１で入力された演算内容を紙
テープ（又はカセットテープ）１２に落としこみ、この
紙テープ１２に記憶された演算内容をＲＯＭライタ１３
を用いてＰ−ＲＯＭ１４に書きこむ。ここでＰ−ＲＯＭ
１４はそのアドレスラインに入力条件が入力され、デー
タラインよりロジック演算結果が得られることとなる。
ロジックが記憶されるかについて、第４図を参照して説
明する。まず第４図の１０に示すように、全ての入力条
件に対する出力状態をロジック演算図に描き、このロジ
ック状態図をプログラムコンソール１１でとりこみ、こ
のプログラムコンソール１１で入力された演算内容を紙
テープ（又はカセットテープ）１２に落としこみ、この
紙テープ１２に記憶された演算内容をＲＯＭライタ１３
を用いてＰ−ＲＯＭ１４に書きこむ。ここでＰ−ＲＯＭ
１４はそのアドレスラインに入力条件が入力され、デー
タラインよりロジック演算結果が得られることとなる。
従って例えばＩ２７１６のＰ−ＲＯＭを使用する場合に
は、入力点数は１１点、出力点数は８点とれることにな
る。このようにすれば、ロジック演算部５ａすなわちＰ
−ＲＯＭ１４に任意のロジック演算を自由に書きこむこ
とができるので、このロジック演算部５ａを含むロジッ
クボードを予め各種作成することができ、これらのロジ
ック処理ボードの組み合せにより、自由にプログラマブ
ルシーケンサシステムの構成を実現することができる。
は、入力点数は１１点、出力点数は８点とれることにな
る。このようにすれば、ロジック演算部５ａすなわちＰ
−ＲＯＭ１４に任意のロジック演算を自由に書きこむこ
とができるので、このロジック演算部５ａを含むロジッ
クボードを予め各種作成することができ、これらのロジ
ック処理ボードの組み合せにより、自由にプログラマブ
ルシーケンサシステムの構成を実現することができる。
従来のプログラマブルシーケンサのＣＰＵが受けもって
いたロジック演算処理機能は、この実施例のプログラマ
ブルシーケンサシステムでは、Ｐ−ＲＯＭすなわちロジ
ック演算部５ａがもつことになる。面、オペレータコン
ソロール１１との信号のやりとり機能その他は、オフラ
インで外部に独立させることにでる。
いたロジック演算処理機能は、この実施例のプログラマ
ブルシーケンサシステムでは、Ｐ−ＲＯＭすなわちロジ
ック演算部５ａがもつことになる。面、オペレータコン
ソロール１１との信号のやりとり機能その他は、オフラ
インで外部に独立させることにでる。
上記実施例システムにおいて、ロジック処理ホード２ａ
、２ｂ・・・２ｎ内には、入力処理部４ａ、ロジック演
算部５ａ、出力処理部６ａを内装するようにしているが
、これらはそれぞれ別ボードに、あるいは例えば出力処
理部のみを別ボードとすることも可能である。
、２ｂ・・・２ｎ内には、入力処理部４ａ、ロジック演
算部５ａ、出力処理部６ａを内装するようにしているが
、これらはそれぞれ別ボードに、あるいは例えば出力処
理部のみを別ボードとすることも可能である。
又システム調整時においては、ロジック請負一部をＰ−
ＲＯＭで構成するかわりに、これにかえてシー・モス・
ラム（Ｃ−ＭＯＳ −ＲＡＭ）を用いたボードと差しか
え可能にすることも可能である。
ＲＯＭで構成するかわりに、これにかえてシー・モス・
ラム（Ｃ−ＭＯＳ −ＲＡＭ）を用いたボードと差しか
え可能にすることも可能である。
又第４図に示した書きこみ装置については、オペレータ
コンフロール１１内にＲＯＭライク１３までを一体的に
含ませるようにしてもよい。
コンフロール１１内にＲＯＭライク１３までを一体的に
含ませるようにしてもよい。
（へ）効果
この発明のプログラマブルシーケンサによれば、ロジッ
ク演算をＰ−ＲＯＭなどの記憶手段で並列処理するよう
にしているので、従来のマイコン等を使って直列処理し
ていた場合に比べて非常に処理スピードが速くなり、又
ロジック処理ホードを並列に何個でも自由自在に増減で
きるので、小システムから大システムまで制限な（対応
することができる。さらに複数個そなえるロジック処理
ボードの部分的なバンクアンプなど可能であり、システ
ム全体の中の安全対策を自由にたてることができる。特
にロジック演算部は記憶手段で構成するので構成部品は
少なく、システムとしての高い信頼性を確保できるとと
もに、安価なシステムを実現することがで□きるという
種々の利点がある。
ク演算をＰ−ＲＯＭなどの記憶手段で並列処理するよう
にしているので、従来のマイコン等を使って直列処理し
ていた場合に比べて非常に処理スピードが速くなり、又
ロジック処理ホードを並列に何個でも自由自在に増減で
きるので、小システムから大システムまで制限な（対応
することができる。さらに複数個そなえるロジック処理
ボードの部分的なバンクアンプなど可能であり、システ
ム全体の中の安全対策を自由にたてることができる。特
にロジック演算部は記憶手段で構成するので構成部品は
少なく、システムとしての高い信頼性を確保できるとと
もに、安価なシステムを実現することがで□きるという
種々の利点がある。
Ｓ１図は、従来のプログラマブルシーケンサの構成を示
すブロック図、第２図はこの発明の１実施例を示すプロ
グラマブルシーケンサの概略ブロック図、第３図は同プ
ログラマブルシーケンサシステムのロジック処理ボード
内の具体的構成を示すブロック図、第４図は、同プログ
ラマブルシーケンサシステムに使用されるロジック演算
用のＰ−ＲＯＭへのロジック演算の書きこみ手順を示す
図である。 １ａ、■ｂ・・・１ｎ：外部入力機器、２ａ、２ｂ・・
・２ｎ：ロジック処理ボード、３ａ、３ｂ・・・３ｎ：
外部出力機器、４ａ：入力処理部、５ａ：ロジ・ツク演
算部、６ａ：出力処理部
すブロック図、第２図はこの発明の１実施例を示すプロ
グラマブルシーケンサの概略ブロック図、第３図は同プ
ログラマブルシーケンサシステムのロジック処理ボード
内の具体的構成を示すブロック図、第４図は、同プログ
ラマブルシーケンサシステムに使用されるロジック演算
用のＰ−ＲＯＭへのロジック演算の書きこみ手順を示す
図である。 １ａ、■ｂ・・・１ｎ：外部入力機器、２ａ、２ｂ・・
・２ｎ：ロジック処理ボード、３ａ、３ｂ・・・３ｎ：
外部出力機器、４ａ：入力処理部、５ａ：ロジ・ツク演
算部、６ａ：出力処理部
Claims (4)
- （１）外部入力機器よりの信号を受ける入力処理部と、
予めシーケンスロジックが記憶されてあり、アドレスラ
インに前記入力処理部よりの信号を受け、この入力信号
の論理状態に応じた信号をデータラインから出力する記
憶手段と、この記憶手段のデータラインからの出力を外
部機器に出力する出力処理部とよりなるプログラマブル
シーケンサ。 - （２）前記入力部、記憶手段及び出力処理部は、１個の
ボードに収容されてなることを特徴とする特許請求の範
囲第１項記載のプログラマブルシーケンサ。 - （３）前記記憶手段はプログラマブル・ロム（Ｐ−ＲＯ
Ｍ）であることを特徴とする特許請求の範囲第１項又は
第２項記載のプログラマブルシーケンサ。 - （４）前記記憶手段はシー・モス・ラム（Ｃ−ＭＯＳ−
ＲＯＭ）であることを特徴とする特許請求の範囲第１項
又は第２項記載のプログラマブルシーケンサ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5085883A JPS59174913A (ja) | 1983-03-25 | 1983-03-25 | プログラマブルシ−ケンサ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5085883A JPS59174913A (ja) | 1983-03-25 | 1983-03-25 | プログラマブルシ−ケンサ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59174913A true JPS59174913A (ja) | 1984-10-03 |
Family
ID=12870418
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5085883A Pending JPS59174913A (ja) | 1983-03-25 | 1983-03-25 | プログラマブルシ−ケンサ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59174913A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01166203A (ja) * | 1987-12-23 | 1989-06-30 | Fanuc Ltd | プログラマブルコントローラ |
-
1983
- 1983-03-25 JP JP5085883A patent/JPS59174913A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01166203A (ja) * | 1987-12-23 | 1989-06-30 | Fanuc Ltd | プログラマブルコントローラ |
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