JPH09305485A - 画像メモリ制御方式 - Google Patents
画像メモリ制御方式Info
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- JPH09305485A JPH09305485A JP14678496A JP14678496A JPH09305485A JP H09305485 A JPH09305485 A JP H09305485A JP 14678496 A JP14678496 A JP 14678496A JP 14678496 A JP14678496 A JP 14678496A JP H09305485 A JPH09305485 A JP H09305485A
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Abstract
(57)【要約】
【課題】 仕様の異なるＤＲＡＭモジュールを汎用的に
活用できる画像メモリ制御方式を得る。 【解決手段】 メモリ幅がＣＰＵ１０１のメモリ幅より
も小さいメモリモジュールを、増設用のメモリスロット
に増設しメインメモリ１０３を構成する。メモリコント
ローラ１０４は、メモリスロットへ増設され構成された
メインメモリ１０３のメモリ幅に応じて、ＣＰＵ１０１
のメモリ幅のデータを少なくとも２に分割して、メイン
メモリ１０３のメモリ幅で読み込み処理する。例えば、
６４ビットバス幅に対してメモリモジュールが、３２ビ
ット幅の場合には２個を１組として３２＋３２ビットの
メインメモリ１０３を構成とする。１個のみの場合に
は、３２×２ビット／ワードとし、２度読み込み処理す
る。これにより、増設メモリの有効的な活用が図れる。
活用できる画像メモリ制御方式を得る。 【解決手段】 メモリ幅がＣＰＵ１０１のメモリ幅より
も小さいメモリモジュールを、増設用のメモリスロット
に増設しメインメモリ１０３を構成する。メモリコント
ローラ１０４は、メモリスロットへ増設され構成された
メインメモリ１０３のメモリ幅に応じて、ＣＰＵ１０１
のメモリ幅のデータを少なくとも２に分割して、メイン
メモリ１０３のメモリ幅で読み込み処理する。例えば、
６４ビットバス幅に対してメモリモジュールが、３２ビ
ット幅の場合には２個を１組として３２＋３２ビットの
メインメモリ１０３を構成とする。１個のみの場合に
は、３２×２ビット／ワードとし、２度読み込み処理す
る。これにより、増設メモリの有効的な活用が図れる。
Description
【０００１】
【発明の属する技術分野】本発明は、画像メモリ制御方
式に関し、例えば、画像処理装置のプリンタにおいて増
設メモリを使用した画像メモリ制御方式に関する。
式に関し、例えば、画像処理装置のプリンタにおいて増
設メモリを使用した画像メモリ制御方式に関する。
【０００２】
【従来の技術】従来、画像メモリ制御方式は一般に、プ
リンタの画像処理用制御基板においてメインメモリをＣ
ＰＵのバス幅に合わせる。この構成において、メモリ容
量を拡大する場合、メモリモジュールを増設することに
より制御基板が管理するメインメモリ容量を増加する。
リンタの画像処理用制御基板においてメインメモリをＣ
ＰＵのバス幅に合わせる。この構成において、メモリ容
量を拡大する場合、メモリモジュールを増設することに
より制御基板が管理するメインメモリ容量を増加する。
【０００３】上記において、ＣＰＵが３２ビットのバス
幅であるときは、３２ビットのＤＲＡＭ等からなるメイ
ンメモリを用いるのが一般的である。このためＤＲＡＭ
モジュールを増設する場合には３２ビット単位で増設し
なければならない。例えば、６４ビットの命令コードを
必要とする６４ビットＣＰＵの場合には、３２ビット幅
のＤＲＡＭモジュールを２個セットで用いる。
幅であるときは、３２ビットのＤＲＡＭ等からなるメイ
ンメモリを用いるのが一般的である。このためＤＲＡＭ
モジュールを増設する場合には３２ビット単位で増設し
なければならない。例えば、６４ビットの命令コードを
必要とする６４ビットＣＰＵの場合には、３２ビット幅
のＤＲＡＭモジュールを２個セットで用いる。
【０００４】
【発明が解決しようとする課題】しかしながら、以前か
ら使用していたＤＲＡＭモジュールを再利用しようとし
た場合や、それほど多くのメインメモリを必要としない
場合等において、３２ビットのＤＲＡＭモジュールを１
個のみ増設した場合には、メインメモリとしての機能を
果たさない。また、容量の異なる２個のＤＲＡＭモジュ
ールを各１個、ペアで用いた場合にも、メインメモリと
しての機能を果たさない。これは、市場に多く見られる
ＤＲＡＭモジュールを有効に使用する上で、障害となる
問題点を有している。
ら使用していたＤＲＡＭモジュールを再利用しようとし
た場合や、それほど多くのメインメモリを必要としない
場合等において、３２ビットのＤＲＡＭモジュールを１
個のみ増設した場合には、メインメモリとしての機能を
果たさない。また、容量の異なる２個のＤＲＡＭモジュ
ールを各１個、ペアで用いた場合にも、メインメモリと
しての機能を果たさない。これは、市場に多く見られる
ＤＲＡＭモジュールを有効に使用する上で、障害となる
問題点を有している。
【０００５】本発明は、仕様の異なるＤＲＡＭモジュー
ルを汎用的に活用できる画像メモリ制御方式を提供する
ことを目的とする。
ルを汎用的に活用できる画像メモリ制御方式を提供する
ことを目的とする。
【０００６】
【課題を解決するための手段】かかる目的を達成するた
め、本発明の画像メモリ制御方式は、メモリ幅がＣＰＵ
のメモリ幅よりも小さい主記憶装置と、この主記憶装置
の増設用のメモリスロットと、ＣＰＵのメモリ幅のデー
タを少なくとも２に分割して主記憶装置のメモリ幅で読
み込み処理するメモリコントローラとを有し、メモリス
ロットへ増設される主記憶装置のメモリ幅に応じてデー
タの記憶を可能としたことを特徴としている。
め、本発明の画像メモリ制御方式は、メモリ幅がＣＰＵ
のメモリ幅よりも小さい主記憶装置と、この主記憶装置
の増設用のメモリスロットと、ＣＰＵのメモリ幅のデー
タを少なくとも２に分割して主記憶装置のメモリ幅で読
み込み処理するメモリコントローラとを有し、メモリス
ロットへ増設される主記憶装置のメモリ幅に応じてデー
タの記憶を可能としたことを特徴としている。
【０００７】また、上記の分割の数は、メモリコントロ
ーラが主記憶装置のメモリ幅とＣＰＵのメモリ幅とから
自動的に算出するとよい。
ーラが主記憶装置のメモリ幅とＣＰＵのメモリ幅とから
自動的に算出するとよい。
【０００８】
【発明の実施の形態】次に添付図面を参照して本発明に
よる画像メモリ制御方式の実施の形態を詳細に説明す
る。図１〜図４を参照すると本発明の画像メモリ制御方
式の一実施形態が示されている。
よる画像メモリ制御方式の実施の形態を詳細に説明す
る。図１〜図４を参照すると本発明の画像メモリ制御方
式の一実施形態が示されている。
【０００９】図１は、本発明の画像メモリ制御方式が適
用される画像処理回路の構成例を示すブロック図であ
る。図１において、本画像処理回路は、相互に接続され
たＣＰＵ１０１並びにメモリコントローラ１０４、およ
びこのメモリコントローラ１０４とバスラインで接続さ
れたＲＯＭ１０２、メインメモリ１０３、ホストＩ／Ｆ
１０５、エンジンＩ／Ｆ１０６を有して構成される。
用される画像処理回路の構成例を示すブロック図であ
る。図１において、本画像処理回路は、相互に接続され
たＣＰＵ１０１並びにメモリコントローラ１０４、およ
びこのメモリコントローラ１０４とバスラインで接続さ
れたＲＯＭ１０２、メインメモリ１０３、ホストＩ／Ｆ
１０５、エンジンＩ／Ｆ１０６を有して構成される。
【００１０】ＣＰＵ１０１は、全体のシステム制御及び
画像処理等を行う。ＲＯＭ１０２は、ＣＰＵ１０１が実
行するプログラム、各種パラメータ等を記憶する記憶部
である。メインメモリ１０３はＤＲＡＭモジュールで構
成された主記憶部であり、制御コードや画像処理の際に
ワーク用として使用したり、プリントデータをＣＰＵ１
０１が処理して作成した画像データ等を記憶する。
画像処理等を行う。ＲＯＭ１０２は、ＣＰＵ１０１が実
行するプログラム、各種パラメータ等を記憶する記憶部
である。メインメモリ１０３はＤＲＡＭモジュールで構
成された主記憶部であり、制御コードや画像処理の際に
ワーク用として使用したり、プリントデータをＣＰＵ１
０１が処理して作成した画像データ等を記憶する。
【００１１】メインコントローラ１０４は、ＣＰＵ１０
１が処理するデータの制御を行う制御部である。ホスト
Ｉ／Ｆ１０５は、ホスト回路または装置との印刷命令や
コマンドのやりとりをするデータ授受実行部である。エ
ンジンＩ／Ｆ１０６は、コマンドや印刷データを送出す
るためにプリンタエンジンと接続されるデータ授受部分
である。
１が処理するデータの制御を行う制御部である。ホスト
Ｉ／Ｆ１０５は、ホスト回路または装置との印刷命令や
コマンドのやりとりをするデータ授受実行部である。エ
ンジンＩ／Ｆ１０６は、コマンドや印刷データを送出す
るためにプリンタエンジンと接続されるデータ授受部分
である。
【００１２】＜第１の実施形態＞図２は第１の実施形態
を説明するための図であり、画像データの処理と手順を
表わす概念図である。本実施形態では、同じ容量のメモ
リモジュールを２セット使用する。上記の構成各部にお
いて、本実施形態では、例えば、ＣＰＵ１０１に６４ビ
ットＣＰＵを用いる。また、メインメモリ１０３に３２
ビット幅のＤＲＡＭモジュールを使用する。このＤＲＡ
Ｍモジュールを２個セットで用い、６４ビットとして命
令やデータを扱う。
を説明するための図であり、画像データの処理と手順を
表わす概念図である。本実施形態では、同じ容量のメモ
リモジュールを２セット使用する。上記の構成各部にお
いて、本実施形態では、例えば、ＣＰＵ１０１に６４ビ
ットＣＰＵを用いる。また、メインメモリ１０３に３２
ビット幅のＤＲＡＭモジュールを使用する。このＤＲＡ
Ｍモジュールを２個セットで用い、６４ビットとして命
令やデータを扱う。
【００１３】この構成のプリンタコントローラにおい
て、ＤＲＡＭモジュールの接続の有無を検知し、片側、
例えば、上位３２ビット分だけＤＲＡＭモジュールが接
続されている場合には、メモリコントローラ１０４によ
り、まず上位３２ビット分を読み込む。これをメモリコ
ントローラ１０４内のレジスタに蓄え、次のアドレスの
上位３２ビット分を読み込み、６４ビットとしてＣＰＵ
１０１に送る。ＣＰＵ１０１は６４ビットの命令又はデ
ータとして処理する。
て、ＤＲＡＭモジュールの接続の有無を検知し、片側、
例えば、上位３２ビット分だけＤＲＡＭモジュールが接
続されている場合には、メモリコントローラ１０４によ
り、まず上位３２ビット分を読み込む。これをメモリコ
ントローラ１０４内のレジスタに蓄え、次のアドレスの
上位３２ビット分を読み込み、６４ビットとしてＣＰＵ
１０１に送る。ＣＰＵ１０１は６４ビットの命令又はデ
ータとして処理する。
【００１４】＜第２の実施形態＞図３は第２の実施形態
を説明するための図であり、画像データの処理と手順を
表わす概念図である。本実施形態では、第１の実施形態
と異なりメモリモジュールが１個でも機能する。
を説明するための図であり、画像データの処理と手順を
表わす概念図である。本実施形態では、第１の実施形態
と異なりメモリモジュールが１個でも機能する。
【００１５】本実施形態では、ＣＰＵ１０１の６４ビッ
トのデータ構成に対して、メインメモリ１０３に３２ビ
ット幅のＤＲＡＭモジュールを使用する。６４ビットの
構成のデータを２分割し、３２ビット構成のデータとし
て２度読み込み６４ビットとして命令やデータを扱う。
以降の処理は、第１の実施形態と同様である。
トのデータ構成に対して、メインメモリ１０３に３２ビ
ット幅のＤＲＡＭモジュールを使用する。６４ビットの
構成のデータを２分割し、３２ビット構成のデータとし
て２度読み込み６４ビットとして命令やデータを扱う。
以降の処理は、第１の実施形態と同様である。
【００１６】＜第３の実施形態＞図３は第３の実施形態
を説明するための図である。本実施形態は、第１の実施
形態が同じ容量のメモリモジュールをセットで使用した
の対し、異なる容量のメモリモジュールをセットで使用
する場合に対応する。
を説明するための図である。本実施形態は、第１の実施
形態が同じ容量のメモリモジュールをセットで使用した
の対し、異なる容量のメモリモジュールをセットで使用
する場合に対応する。
【００１７】本実施形態では、例えば、メインメモリ１
０３に３２ビット幅のＤＲＡＭモジュールを少なくとも
２個使用する。これらのＤＲＡＭモジュールは、メモリ
容量が相互に相違する。よって、図３に示すように、メ
インメモリ１０３のマップの構成が左右３２ビットで段
違いの形態に構成される。
０３に３２ビット幅のＤＲＡＭモジュールを少なくとも
２個使用する。これらのＤＲＡＭモジュールは、メモリ
容量が相互に相違する。よって、図３に示すように、メ
インメモリ１０３のマップの構成が左右３２ビットで段
違いの形態に構成される。
【００１８】このように、上位３２ビット分のＤＲＡＭ
モジュールと下位３２ビット分のＤＲＡＭモジュールの
容量が違う場合、メモリコントローラ１０４がメモリ容
量の構成形態を検知し管理する。本管理において、容量
の少ない方のＤＲＡＭモジュールのメモリ容量までは通
常の６４ビットアクセスを行い、容量の違う部分につい
ては前述の片側だけＤＲＡＭモジュールが接続されてい
る場合と同様の処理をする。つまり、上記の第１の実施
形態と第２の実施形態とをミックスした処理を実行す
る。
モジュールと下位３２ビット分のＤＲＡＭモジュールの
容量が違う場合、メモリコントローラ１０４がメモリ容
量の構成形態を検知し管理する。本管理において、容量
の少ない方のＤＲＡＭモジュールのメモリ容量までは通
常の６４ビットアクセスを行い、容量の違う部分につい
ては前述の片側だけＤＲＡＭモジュールが接続されてい
る場合と同様の処理をする。つまり、上記の第１の実施
形態と第２の実施形態とをミックスした処理を実行す
る。
【００１９】上記の各実施形態によれば、メインメモリ
の構成形態に応じてメモリコントローラがデータの記憶
管理方式を柔軟に変化させ対応する。このためメモリ増
設時にメモリ幅を機械的に合わせる必要がない。ＣＰＵ
１０１のビット幅により複数枚セットで用いることをし
なくてもよくなり、必要な分のＤＲＡＭモジュールでメ
インメモリ１０３を構成することができる。
の構成形態に応じてメモリコントローラがデータの記憶
管理方式を柔軟に変化させ対応する。このためメモリ増
設時にメモリ幅を機械的に合わせる必要がない。ＣＰＵ
１０１のビット幅により複数枚セットで用いることをし
なくてもよくなり、必要な分のＤＲＡＭモジュールでメ
インメモリ１０３を構成することができる。
【００２０】さらに、メモリコントローラ１０４内でＤ
ＲＡＭモジュールの接続の有無を検知し、ＣＰＵ１０１
のビット幅とメインメモリ１０３のビット幅を同じにす
る。このために、複数回メモリを読み込みシステムにお
いて、ＤＲＡＭモジュールのメモリ容量を自動で検知
し、容量の違うメモリモジュールを使用した場合でも無
駄なくメモリを使用できる。よって、同じピン配置で容
量の少ないメモリモジュールを余らせることなく使用で
きる。
ＲＡＭモジュールの接続の有無を検知し、ＣＰＵ１０１
のビット幅とメインメモリ１０３のビット幅を同じにす
る。このために、複数回メモリを読み込みシステムにお
いて、ＤＲＡＭモジュールのメモリ容量を自動で検知
し、容量の違うメモリモジュールを使用した場合でも無
駄なくメモリを使用できる。よって、同じピン配置で容
量の少ないメモリモジュールを余らせることなく使用で
きる。
【００２１】
【発明の効果】以上の説明より明かなように、本発明の
画像メモリ制御方式は、メモリ幅がＣＰＵのメモリ幅よ
りも小さい主記憶装置のメモリスロットへ増設メモリが
増設された場合、ＣＰＵのメモリ幅のデータを少なくと
も２に分割して主記憶装置のメモリ幅で読み込み処理す
る。よって、主記憶装置のメモリ幅に応じてデータの記
憶ができ、増設メモリの有効的な活用が可能となる。
画像メモリ制御方式は、メモリ幅がＣＰＵのメモリ幅よ
りも小さい主記憶装置のメモリスロットへ増設メモリが
増設された場合、ＣＰＵのメモリ幅のデータを少なくと
も２に分割して主記憶装置のメモリ幅で読み込み処理す
る。よって、主記憶装置のメモリ幅に応じてデータの記
憶ができ、増設メモリの有効的な活用が可能となる。
【図１】本発明の画像メモリ制御方式の実施形態が適用
される画像処理回路の構成例を示すブロック図である。
される画像処理回路の構成例を示すブロック図である。
【図２】第１の実施形態を説明するための画像データの
処理手順を概念的に表わした図である。
処理手順を概念的に表わした図である。
【図３】第２の実施形態を説明するための処理手順例を
概念的に表わした図である。
概念的に表わした図である。
【図４】第３の実施形態を説明するための処理手順例を
概念的に表わした図である。
概念的に表わした図である。
１０１ ＣＰＵ １０２ ＲＯＭ １０３ メインメモリ １０４ メモリコントローラ １０５ ホストＩ／Ｆ １０６ エンジンＩ／Ｆ
Claims (2)
- 【請求項１】 メモリ幅がＣＰＵのメモリ幅よりも小さ
い主記憶装置と、 該主記憶装置の増設用のメモリスロットと、 前記ＣＰＵのメモリ幅のデータを少なくとも２に分割し
て前記主記憶装置のメモリ幅で読み込み処理するメモリ
コントローラとを有し、 前記メモリスロットへ増設される主記憶装置のメモリ幅
に応じて前記データの記憶を可能としたことを特徴とす
る画像メモリ制御方式。 - 【請求項２】 前記分割の数は、前記メモリコントロー
ラが前記主記憶装置のメモリ幅とＣＰＵのメモリ幅とか
ら自動的に算出することを特徴とする請求項１記載の画
像メモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14678496A JPH09305485A (ja) | 1996-05-16 | 1996-05-16 | 画像メモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14678496A JPH09305485A (ja) | 1996-05-16 | 1996-05-16 | 画像メモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09305485A true JPH09305485A (ja) | 1997-11-28 |
Family
ID=15415464
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14678496A Pending JPH09305485A (ja) | 1996-05-16 | 1996-05-16 | 画像メモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09305485A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008302147A (ja) * | 2007-06-11 | 2008-12-18 | Sankyo Co Ltd | 遊技機 |
| JP2008302149A (ja) * | 2007-06-11 | 2008-12-18 | Sankyo Co Ltd | 遊技機 |
| JP2011186898A (ja) * | 2010-03-10 | 2011-09-22 | Seiko Epson Corp | 電子機器 |
-
1996
- 1996-05-16 JP JP14678496A patent/JPH09305485A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008302147A (ja) * | 2007-06-11 | 2008-12-18 | Sankyo Co Ltd | 遊技機 |
| JP2008302149A (ja) * | 2007-06-11 | 2008-12-18 | Sankyo Co Ltd | 遊技機 |
| JP4668242B2 (ja) * | 2007-06-11 | 2011-04-13 | 株式会社三共 | 遊技機 |
| JP2011186898A (ja) * | 2010-03-10 | 2011-09-22 | Seiko Epson Corp | 電子機器 |
| US8606990B2 (en) | 2010-03-10 | 2013-12-10 | Seiko Epson Corporation | Electronic apparatus |
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