JPH02300843A - 情報処理システム - Google Patents
情報処理システムInfo
- Publication number
- JPH02300843A JPH02300843A JP12032489A JP12032489A JPH02300843A JP H02300843 A JPH02300843 A JP H02300843A JP 12032489 A JP12032489 A JP 12032489A JP 12032489 A JP12032489 A JP 12032489A JP H02300843 A JPH02300843 A JP H02300843A
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- cpu module
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- Pending
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- 230000010365 information processing Effects 0.000 title claims description 7
- 230000006870 function Effects 0.000 claims description 8
- 238000000034 method Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 239000013256 coordination polymer Substances 0.000 description 1
Landscapes
- Multi Processors (AREA)
- Stored Programmes (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理システム、特にその制８ｆログラムの
格納方式に関するものである。
格納方式に関するものである。
従来、この種の制御プログラムの格納方式は各中央処理
装置（ＣＰＵ ）モジー−ル毎に同一内容の制御プログ
ラムを記憶したリード・オンリ・メモリ（ＲＯＭ ）を
用意してｈた。
装置（ＣＰＵ ）モジー−ル毎に同一内容の制御プログ
ラムを記憶したリード・オンリ・メモリ（ＲＯＭ ）を
用意してｈた。
上述した従来の制御１ｆログラムの格納方式は。
一枚のプリント基板上に、同一内容の制御プログラムを
記憶ｊ−たＲＯＭがＣＰＵモソユール数分存在すること
になるので、実装面積か無駄になるという課題がある。
記憶ｊ−たＲＯＭがＣＰＵモソユール数分存在すること
になるので、実装面積か無駄になるという課題がある。
また、上述した制御プログラムに修正が生じた場合、
ＣＰＵモジュール数分のＲＯＭを書き換えなければなら
ないとｈう課題がある。
ＣＰＵモジュール数分のＲＯＭを書き換えなければなら
ないとｈう課題がある。
本発明は従来のもののこのような課題を解決しようとす
るもので、制御プログラムを記憶したＲＯＭを１個で済
まずことを可能とする情報処理システムを提供するもの
である。
るもので、制御プログラムを記憶したＲＯＭを１個で済
まずことを可能とする情報処理システムを提供するもの
である。
本発明によると一枚のプリント基板上に同一機能を実現
するＣＰＵとメモリーを含むＣＰＵモジュールが複数個
存在する情報処理システムにおいて。
するＣＰＵとメモリーを含むＣＰＵモジュールが複数個
存在する情報処理システムにおいて。
各ＣＰＵモジュール間を結合する・ぐス上に制御プログ
ラムを記憶した共通ＲＯＭを有し、電源投入当初に動く
為のロウダープログラムを格納したロウダ−ＲＯＭ ヲ
有するＣＰＵモジュール上のＣ’ＰＵが他のＣＰＵモジ
ュール上のＣＰＵの動きを止めて、さらに共通ＲＯＭか
ら制御プログラムを順次読み出し、自己のＣＰＵモジュ
ールを含む各ＣＰＵモジュールの主記憶装置（ＲＡＭ
）に同時酸−は順次書き込み、各ＣＰＵモジュールは独
立に制御プログラムを実行することを特徴とする情報処
理システムが得られる。
ラムを記憶した共通ＲＯＭを有し、電源投入当初に動く
為のロウダープログラムを格納したロウダ−ＲＯＭ ヲ
有するＣＰＵモジュール上のＣ’ＰＵが他のＣＰＵモジ
ュール上のＣＰＵの動きを止めて、さらに共通ＲＯＭか
ら制御プログラムを順次読み出し、自己のＣＰＵモジュ
ールを含む各ＣＰＵモジュールの主記憶装置（ＲＡＭ
）に同時酸−は順次書き込み、各ＣＰＵモジュールは独
立に制御プログラムを実行することを特徴とする情報処
理システムが得られる。
次に２本発明につｈて図面を参照して説明する。
第１図は本発明を適用して、一枚のプリント基板上に同
一機能を実現する複数のＣＰＵモジュールを収容した場
合の一実施例の構成図である。
一機能を実現する複数のＣＰＵモジュールを収容した場
合の一実施例の構成図である。
１００はプリント基板、２００は１つのＣＰＵモジュー
ルにおいである情報を処理する為の制御プログラムを格
納する共通ＲＯＭ 、 ３００は各ＣＰＵモジーール間
を結ぶシステムパス（５ＢＵＳ ） 、 ４００はマス
タＣＰＵモジュール１１０以外のＣＰＵモジュールのＣ
ＰＵ １２３・・・の動作を止める機能停止信号。
ルにおいである情報を処理する為の制御プログラムを格
納する共通ＲＯＭ 、 ３００は各ＣＰＵモジーール間
を結ぶシステムパス（５ＢＵＳ ） 、 ４００はマス
タＣＰＵモジュール１１０以外のＣＰＵモジュールのＣ
ＰＵ １２３・・・の動作を止める機能停止信号。
５００はマスタＣＰＵモジュールのドラ（、？レター２
回路（ＤＲＶ・ＲＣＶ ） ｌ １４とその他のＣＰＵ
モジュールのレシーぺ回路（ＲＣＶ ） ｌ ２４・・
・を有効にするレシーノぐイネーブル信号である。
回路（ＤＲＶ・ＲＣＶ ） ｌ １４とその他のＣＰＵ
モジュールのレシーぺ回路（ＲＣＶ ） ｌ ２４・・
・を有効にするレシーノぐイネーブル信号である。
１１０はＣＰＵモジュールＯであり、マスタＣＰＵモジ
ュールとする。１１１はＣＰＵモジュール０の入出力装
置（Ｉｌｏ ） 、 １１２はＣＰＵモジュール０のＲ
ＡＭ 、 １１ ：３ばＣＰＵモジ１、−ル０のＩ Ｃ
ＰＵ １ｆ 。
ュールとする。１１１はＣＰＵモジュール０の入出力装
置（Ｉｌｏ ） 、 １１２はＣＰＵモジュール０のＲ
ＡＭ 、 １１ ：３ばＣＰＵモジ１、−ル０のＩ Ｃ
ＰＵ １ｆ 。
１１５けＣＰＵモー）、−ル０内の各論理回路を結ぶロ
ーカルパス（ＬＢＵＳ ） 、 ｌ ｌ ４はＣＰＵモ
ジュール０のＴ、ＢｔＪＳ ｌ １５と５ＢＵＳ ３０
０を論理的に接続切断する為の双方向性のトランシーバ
・レシーバ回′（ＤＲＶ −ＲＣＶ ） 、 １１６け
電源投入時にマスクＣＰＵモノー−ル以外のＣＰＵモジ
、−ルのＣＰＵ１２３・・・に機能停止信号を送出し、
マスタＣＰＵモジュールのＣＰＵ １１３のみ動作可能
として、レシーバイネーブル信号５００を送出し、また
マスクＣＰＵモノニールのＣＰＵ １１３がＳＢ［ＪＳ
３００土の共通ＲＯＭ２００から制御プログラムを順
次読んでマスタＣＰＵモノニールを含む各ＣＰＵモー）
、−ルのＲＡＭ１１２．１２２・・・に同時或は順次書
き込むとｂうＣＰＵモノニールＯの動作を制御するロウ
ダ（Ｌｏａｃｉｅｒ）プログラムを記憶するＬｏａａｅ
ｒ ＲＯＭである。
ーカルパス（ＬＢＵＳ ） 、 ｌ ｌ ４はＣＰＵモ
ジュール０のＴ、ＢｔＪＳ ｌ １５と５ＢＵＳ ３０
０を論理的に接続切断する為の双方向性のトランシーバ
・レシーバ回′（ＤＲＶ −ＲＣＶ ） 、 １１６け
電源投入時にマスクＣＰＵモノー−ル以外のＣＰＵモジ
、−ルのＣＰＵ１２３・・・に機能停止信号を送出し、
マスタＣＰＵモジュールのＣＰＵ １１３のみ動作可能
として、レシーバイネーブル信号５００を送出し、また
マスクＣＰＵモノニールのＣＰＵ １１３がＳＢ［ＪＳ
３００土の共通ＲＯＭ２００から制御プログラムを順
次読んでマスタＣＰＵモノニールを含む各ＣＰＵモー）
、−ルのＲＡＭ１１２．１２２・・・に同時或は順次書
き込むとｂうＣＰＵモノニールＯの動作を制御するロウ
ダ（Ｌｏａｃｉｅｒ）プログラムを記憶するＬｏａａｅ
ｒ ＲＯＭである。
１２０はＣＰＵモジュール１，１２１はＣＰＵモノ−−
ルＩの入出力装置（Ｉｌｏ ） 、 ｌ ２２はＣＰＵ
モジュール１の主記憶装置（ＲＡＭ ） 、 ｌ ２３
はＣＰＵモジュールｌのＣＰＵ 、 １２４はＣＰＵモ
ジュールｌの片方向性のレシーバ−回路（ＲＣＶ ）
、 １２５はＣＰＵモノニールｌのローカルパス（ＬＢ
ＵＳ ） ｆアル。
ルＩの入出力装置（Ｉｌｏ ） 、 ｌ ２２はＣＰＵ
モジュール１の主記憶装置（ＲＡＭ ） 、 ｌ ２３
はＣＰＵモジュールｌのＣＰＵ 、 １２４はＣＰＵモ
ジュールｌの片方向性のレシーバ−回路（ＲＣＶ ）
、 １２５はＣＰＵモノニールｌのローカルパス（ＬＢ
ＵＳ ） ｆアル。
以下、 ＣＰＵモノニールｎまで、 ＣＰＵモジュール
ｌと同じ構成とする。各ＣＰＵモジュールのＲＡＭ１１
２゜１２２・・・はＣＰＵ ｌ １３からみて、同一ア
ドレスに存在する。
ｌと同じ構成とする。各ＣＰＵモジュールのＲＡＭ１１
２゜１２２・・・はＣＰＵ ｌ １３からみて、同一ア
ドレスに存在する。
次に動作につｈて説明する。
プリント基板１００への電源投入時、１１０のＣＰＵモ
ジ−−−ルＯ上のＬｏａｄｅｒ ＲＯＭ １１６の内容
により、 ＣＰＵ ｌ ｌ ３から機能停止信号４００
を各ＣＰＵモノニールのＣＰＵ ｌ ２３・・・に送り
、動作を停止させる。
ジ−−−ルＯ上のＬｏａｄｅｒ ＲＯＭ １１６の内容
により、 ＣＰＵ ｌ ｌ ３から機能停止信号４００
を各ＣＰＵモノニールのＣＰＵ ｌ ２３・・・に送り
、動作を停止させる。
次ニｃＰＵ １ ｔ ３ｕレシーノぐイネーブル信号５
００により、マスタＣＰＵモジュールのＤＲＶ・ＲＡＭ
１１２と名ＣＰＵモジュールのＲＣＶ １２４・・・を
有効にして。
００により、マスタＣＰＵモジュールのＤＲＶ・ＲＡＭ
１１２と名ＣＰＵモジュールのＲＣＶ １２４・・・を
有効にして。
各ＬＢＵＳ ｌ １５ 、 ｌ ２５・・・と５ＢＵＳ
３００を論理的に接続し、共通ＲＯＭ ２００に記憶
して−る制御プログラムを順次読んで、同時或は順次者
ＣＰＵモジーールのＲＡＭ ｌ ｌ ２ 、１２２・・
・に書き込む。
３００を論理的に接続し、共通ＲＯＭ ２００に記憶
して−る制御プログラムを順次読んで、同時或は順次者
ＣＰＵモジーールのＲＡＭ ｌ ｌ ２ 、１２２・・
・に書き込む。
この時、１１０のＣＰＵモジュール０のＣＰＵ１１３か
ら見て、各ＣＰＵモジュールのＲＡＭ ｌ ｌ ２ 、
１２２・・・は全て同じアドレスに割りつけら力、て−
るので。
ら見て、各ＣＰＵモジュールのＲＡＭ ｌ ｌ ２ 、
１２２・・・は全て同じアドレスに割りつけら力、て−
るので。
１つのＲＡＭ ［書き込んで込るように見える。このよ
うにして、共通ｒ（ＯＭ ２００の内容を全て、各ＣＰ
ＵモジュールのＲＡＭ ｌ ｌ ２ 、 ｌ ２２ 、
・・・に格納する。
うにして、共通ｒ（ＯＭ ２００の内容を全て、各ＣＰ
ＵモジュールのＲＡＭ ｌ ｌ ２ 、 ｌ ２２ 、
・・・に格納する。
その後、マスタＣＰＵモジュールのＣＰＵ ｌ ｌ ３
はレシーノぐイネーブル信号５００によってＤＲＶ−Ｒ
ＣＶ１１４と各ＲＣＶ ｌ ２４・・・を無効にして、
各ＬＢＵＳ１１５．１２５・・・と５ＢＵＳ ３００を
論理的に切断して１機能停止信号４００を無効にするこ
とによって各ＣＰＵモジーールのＣＰＵ １２３・・・
に起動をかけ。
はレシーノぐイネーブル信号５００によってＤＲＶ−Ｒ
ＣＶ１１４と各ＲＣＶ ｌ ２４・・・を無効にして、
各ＬＢＵＳ１１５．１２５・・・と５ＢＵＳ ３００を
論理的に切断して１機能停止信号４００を無効にするこ
とによって各ＣＰＵモジーールのＣＰＵ １２３・・・
に起動をかけ。
マスタＣＰＵモジュールヲ含む各ＣＰＵモゾーールのＣ
ＰＵ ｌ ｌ ３ 、１２３・・・はそれぞれのＲＡＭ
ｌ ｌ ２ 。
ＰＵ ｌ ｌ ３ 、１２３・・・はそれぞれのＲＡＭ
ｌ ｌ ２ 。
１２２・・・に格納した制御プログラムを実行する。
以上説明したように本発明は、一枚のプリント基板上に
同一機能を実現するＣＰＵとメモリを含むＣＰＵモジュ
ールが複数個存在する場合において。
同一機能を実現するＣＰＵとメモリを含むＣＰＵモジュ
ールが複数個存在する場合において。
各ＣＰＵモジーール間を結合するパス上に制御プログラ
ムを記憶した共通ＲＯＭを有し、電源投入当初に動く為
のＬｏａｄｅｒプログラムを格納したＬｏａｄｅｒＲＯ
Ｍを有するＣＰＵモジュール上のＣＰＵが、他のＣＰＵ
モジュール上のＣＰＵの動きを止めて、さらに共通ＲＯ
Ｍから制御プログラムを順次読み出し２自ＣＰＵモジユ
ールを含む、各ＣＰＵモジュールの■に同時に或は順次
書き込み、制御プログラムをダウンロー１＝”すること
により。
ムを記憶した共通ＲＯＭを有し、電源投入当初に動く為
のＬｏａｄｅｒプログラムを格納したＬｏａｄｅｒＲＯ
Ｍを有するＣＰＵモジュール上のＣＰＵが、他のＣＰＵ
モジュール上のＣＰＵの動きを止めて、さらに共通ＲＯ
Ｍから制御プログラムを順次読み出し２自ＣＰＵモジユ
ールを含む、各ＣＰＵモジュールの■に同時に或は順次
書き込み、制御プログラムをダウンロー１＝”すること
により。
従来、 ＣＰＵモジュール数分の制御プログラムを記憶
したＲＯＭが必要だったのが、共通ＲＯＭだけの実装で
済むので、実装面積が増えるという効果と。
したＲＯＭが必要だったのが、共通ＲＯＭだけの実装で
済むので、実装面積が増えるという効果と。
上述１−た制御プログラムに修正が生じた場合、共通Ｒ
ＯＭを修正するだけでよりと旨う効果がある。
ＯＭを修正するだけでよりと旨う効果がある。
第１図は本発明の一実施例のブロック図である。
記号の説明：１００はシリンド基板、２００は共通ＲＯ
Ｍ 、 ３００はシステムノぐス（５ＢＵＳ ）、４０
０は機能停止信号、ＳＯＯはレシーバイネーブル信号、
１１０ＦｉＣＰＵモジュール０．１１１はＣＰＵモゾ
、−ルＱの入出力装置（Ｉｌｏ ） 、 ｌ ｌ ２は
Ｃ’ＰＵモゾー−ルＯの主記憶装置（ＲＡＭ ） 、
ｌ １３はＣＰＵモノ−−ルＯの中央処理装置（ＣＰＵ
） 、 １１４ｉ ＰＣＵ モジュール０のドライバ
・レシーバ回路（ＤＲＶ −ＲＣＶ ） 、 ｌ １５
はＣＰＵ モジュールＯの（−カルパス（ＬＢＵＳ ）
、 ｌ ｌ ６はＬｏａｄｅｒ ＲＯＭ 、 １２０
はＣＰＵモ・ジュール１ 、１２１ＦｉＣＰＵモノユー
ルｌの入出力装置（Ｉｌｏ ） 、 ｌ ２２けＣ’Ｐ
Ｕモジュールｌの主記憶装置Ｉ （ＲＡＭ’ ） 、
１２３はＣＰＵモジーールｌの中央処理装置（ＣＰＵ
） 、 ｌ ２４はＣ’ＰＵモジュールｌのレシーバ回
路（ＲＣＶ ） 、 １２５はＣＰＵモノニール１（７
）ローカルノぐス（ＬＢＵＳ ） ヲー’ｆ：ｈソｈあ
られして−る。
Ｍ 、 ３００はシステムノぐス（５ＢＵＳ ）、４０
０は機能停止信号、ＳＯＯはレシーバイネーブル信号、
１１０ＦｉＣＰＵモジュール０．１１１はＣＰＵモゾ
、−ルＱの入出力装置（Ｉｌｏ ） 、 ｌ ｌ ２は
Ｃ’ＰＵモゾー−ルＯの主記憶装置（ＲＡＭ ） 、
ｌ １３はＣＰＵモノ−−ルＯの中央処理装置（ＣＰＵ
） 、 １１４ｉ ＰＣＵ モジュール０のドライバ
・レシーバ回路（ＤＲＶ −ＲＣＶ ） 、 ｌ １５
はＣＰＵ モジュールＯの（−カルパス（ＬＢＵＳ ）
、 ｌ ｌ ６はＬｏａｄｅｒ ＲＯＭ 、 １２０
はＣＰＵモ・ジュール１ 、１２１ＦｉＣＰＵモノユー
ルｌの入出力装置（Ｉｌｏ ） 、 ｌ ２２けＣ’Ｐ
Ｕモジュールｌの主記憶装置Ｉ （ＲＡＭ’ ） 、
１２３はＣＰＵモジーールｌの中央処理装置（ＣＰＵ
） 、 ｌ ２４はＣ’ＰＵモジュールｌのレシーバ回
路（ＲＣＶ ） 、 １２５はＣＰＵモノニール１（７
）ローカルノぐス（ＬＢＵＳ ） ヲー’ｆ：ｈソｈあ
られして−る。
Claims (1)
- １、同一機能を実現するＣＰＵにとメモリーを含むＣＰ
Ｕモジュールが複数個存在する情報処理システムにおい
て、各ＣＰＵモジュール間を結合するバス上に制御プロ
グラムを記憶した共通ＲＯＭを有し、電源投入当初に動
く為のロウダープログラムを格納したロウダーＲＯＭを
有するＣＰＵモジュール上のＣＰＵが他のＣＰＵモジュ
ール上のＣＰＵの動きを止めて、さらに共通ＲＯＭから
制御プログラムを順次読み出し、自己のＣＰＵモジュー
ルを含む各ＣＰＵモジュールのＲＡＭに同時或いは順次
書き込み、各ＣＰＵモジュールは独立に制御プログラム
を実行することを特徴とする情報処理システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12032489A JPH02300843A (ja) | 1989-05-16 | 1989-05-16 | 情報処理システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12032489A JPH02300843A (ja) | 1989-05-16 | 1989-05-16 | 情報処理システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02300843A true JPH02300843A (ja) | 1990-12-13 |
Family
ID=14783434
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12032489A Pending JPH02300843A (ja) | 1989-05-16 | 1989-05-16 | 情報処理システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02300843A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001216284A (ja) * | 1999-11-25 | 2001-08-10 | Denso Corp | 電子制御装置 |
| JPWO2007097060A1 (ja) * | 2006-02-24 | 2009-07-09 | シャープ株式会社 | マルチプロセッサシステムおよびそれを備えた表示装置 |
-
1989
- 1989-05-16 JP JP12032489A patent/JPH02300843A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001216284A (ja) * | 1999-11-25 | 2001-08-10 | Denso Corp | 電子制御装置 |
| JPWO2007097060A1 (ja) * | 2006-02-24 | 2009-07-09 | シャープ株式会社 | マルチプロセッサシステムおよびそれを備えた表示装置 |
| JP4727721B2 (ja) * | 2006-02-24 | 2011-07-20 | シャープ株式会社 | マルチプロセッサシステムおよびそれを備えた表示装置 |
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