JPH01166203A - プログラマブルコントローラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、数値制御装置とＮＣ工作機械との間でマイク
ロプロセッサ等により信号処理を行なうプログラマブル
コントローラに関する。

（従来の技術） 従来のプラグラムコントローラは、論理処理をラダー図
等を使用して記述し、それによりマイクロプロセッサ等
を制御して、ラダーを１ステツプ毎に処理をするものが
多い。

こうした方法によると、ラダーの変更等に対応しやすく
、汎用性の高いプログラマブルコントローラが実現出来
る。ところが、プロセッサではラダーの複数のステップ
が１ステツプずつ実行されるため、全体のＩＡ埋暗時間
長くなってしまう。

一方、ラダーの処理を高速化するために、人力に対する
出力の論理をハードウェアの論理ゲートにより構成する
ことが考えられている。第６図はその一例であり、同図
（ａ）のリレーＡ−Ｄと出力部Ｅとからなるラダーを、
例えば同図（ｂ）の論理ゲートの組合せにより構成する
ことが可能である。

（発明が解決しようとする問題点） このような従来のハードウェアによる組合せ回路では高
速処理の能力が実現されるので、信号処理の高速性が図
れるというメリットを持つ。

しかしＮＣが配線ロジックＮＣからＣＮＣにＢ行する際
に克服されたロジックの変更の困難性が生じる。つまり
変更が容易でないことで、プログラマブルコントローラ
としての汎用性に欠けるという問題点があった。

本発明は、上記の点に鑑みてなされたもので、ハードウ
ェアによる組合せ回路と同等な高速処理の能力と、マイ
クロプロセッサによる逐時処理により実現される変更の
容易さの両方をそなえたプログラマブルコントローラを
提供しようとするものである。

（問題点を解決するための手段） 本発明によれば、入力レシーバを含む信号入力手段と、
出力ドライバを含む信号出力手段と、演算手段とを有し
、演算出力の一部を保持することにより所定の論理処理
を行なうプログラマブルコントローラにおいて、前記入
力手段と出力手段との間にあってプログラム可能な組合
せ回路を含む信号処理手段と、この信号処理手段の組合
せ回路を初期化しあるいは変更するプログラム制御手段
とを具備することを特徴とするプログラマブルコントロ
ーラを）是イ共できる。

（作用） 本発明のプログラマブルコントローラでは、入力信号に
対する論理処理を行なう部分にプログラム可能な組合せ
回路を使用して、変更の容易さ、汎用性を保ちつつ、高
速処理を可能にしている。

（実施例） 以下、本発明の一実施例を図面に従って詳細に説明する
。

第１図は、本発明のプログラマブルコントローラの概略
構成を示すブロック図である。入力レシーバを含む信号
入力手段ｌは、複数の信号線により外部からの入力信号
を受け、演算出力の一部を保持することにより所定の論
理処理を行ない、出力ドライバを含む信号出力手段２を
介してＮＣ装置などに所定の信号処理結果を出力するも
のである。

３は出力信号の一部を保持する保持回路で、この保持回
路３の出力と、信号入力手段１の出力とにより、組合せ
回路４への入力信号が決定されている。組合せ回路４で
は、与えられた人力により、論理処理が行なわれ、所定
の処理結果が出力される。外部へ出力される信号は信号
出力手段２を通して出力され、内部で使用される信号は
、保持回路３において保持される。組合せ回路４はこの
回路４を初期化しあるいは変更するプログラム制御手段
５により、プログラムされ、又は変更することが出来る
。

第２図は、本発明の第１実施例を示すブロック図である
。

外部よりの入力信号は人力レシーバ１０を通して入力さ
れ、信号の処理中に変化しない様に人力同期回路１１に
て保持される。

組合せ回路４は、ＣＰＵ５１、メモリ５２とともにパス
ライン５３に接続されており、あらかじめＣＰＵ５１等
によりプログラムされた組合せ回路４には、入力レシー
バ１０の出力及び出力同期回路２１の出力の一部が入力
され、論理処理が行なわれる。

その結果は、出力同期回路２１でラッチされ、外部へ出
力される信号は出力ドライバ２ｏを通して外部出力とさ
れ、内部のみで使用される信号はそのまま保持される。

入力された信号に応じた出力処理が終れば、再度新たな
入力信号を人力レシーバ１０で取り込み同じ処理がくり
かえされる。

第３図は、同実施例の要部の詳細な構成を示す図である
。

上記組合せ回路４に設定されるプログラム内容は、図示
しないキーボード部から入出力回路５４を介してメモリ
５２にセットされ、タイミング回路５５により上記人力
同期回路１１出力同期回路２１を所定のクロックで制御
しながら、設定された論理処理を高速に行なうことが可
能になる。

第４図は、第２実施例を示すブロック図である。

この第２実施例は、入力レシーバ１０からの外部入力を
ＣＰＵ５１のデータバス５３に直接入力し、かつ出力ド
ライバ２０もデータバス５３から取り出している点で、
第１実施例とは異なるものである。第５図には、同実施
例の組合せ回路４とラッチ回路４０を含む要部の詳細な
構成を示している。

ＣＰＵ５１より切換回路４２を制御し、所定の接点をデ
ータバス５３に接続されるＡ側、つまり入力データを受
は入れる状態にした後、入力信号及び内部で保持されて
いるデータを人出力ラツチ４１に与え、クロックを人力
してデータをセットする。

ラッチ４１の出力を組合せ回路４に加え、その出力が安
定するまで待つ。

切替回路４２をＢ側にし、かつラッチ４１にそれぞれク
ロックを与え、組合せ回路４の出力状態をラッチ４１に
て保持する。これによりＣＰＵ５１は出力データとして
、このラッチ４１の出力を読みとることができる。

こうして論理処理は、組合せ回路４により行なわれるた
め、人力信号のラッチ、組合せ回路での遅延時間及び出
力信号のラッチの時間のみにてすべての処理が終り、非
常に高速に処理が行なわれる。また、論理の変更も容易
に行なうことができる。

以上、図示した２つの実施例に関連して本発明について
説明したが、本発明は特許請求の範囲に示される主旨と
精神の下で多様な構成をとり得るものであって、特段の
事情のない限り、本発明をその詳細に説明した枠内に限
定する意図はない。

（発明の効果） 以上説明したように、本発明によれば、入出力信号の論
理処理手段として、プログラム可能な論理回路を持つこ
とにより、ハードウェアによる組合せ回路と同等な高速
の処理能力と、マイクロプロセッサによる逐時処理を行
なうプログラマブルコントローラと同等な変更容易性の
両方をそなえたプログラマブルコントローラを提供でき
る。

【図面の簡単な説明】

第１図は、本発明の概略構成を示すブロック図、第２図
は、本発明の第１実施例を示すブロック図、第３図は、
同実施例の要部の詳細な構成を示す図、第４図は、第２
実施例を示すブロック図、第５図は、同実施例の要部の
詳細な構成を示す図、第６図（ａ）、（ｂ）は、ラダー
図とそれを論理ゲートの組合せにより構成した場合の例
を示す図である。 １・・・信号人力手段、２・・・信号出力手段、３・・
・保持回路、４・・・組合せ回路、５・・・プログラム
制御手段。 特許出願人　ファナック株式会社 代　　理　　人　　弁理士　　辻　　　　　實女彩橘や 幸、砲よ々 第３図

Claims (1)

【特許請求の範囲】
1. 入力レシーバを含む信号入力手段と、出力ドライバを含
   む信号出力手段と、演算手段とを有し、演算出力の一部
   を保持することにより所定の論理処理を行なうプログラ
   マブルコントローラにおいて、前記入力手段と出力手段
   との間にあってプログラム可能な組合せ回路を含む信号
   処理手段と、この信号処理手段の組合せ回路を初期化し
   あるいは変更するプログラム制御手段とを具備すること
   を特徴とするプログラマブルコントローラ。