JPS59105151A - 割込み処理制御方式 - Google Patents
割込み処理制御方式Info
- Publication number
- JPS59105151A JPS59105151A JP21417182A JP21417182A JPS59105151A JP S59105151 A JPS59105151 A JP S59105151A JP 21417182 A JP21417182 A JP 21417182A JP 21417182 A JP21417182 A JP 21417182A JP S59105151 A JPS59105151 A JP S59105151A
- Authority
- JP
- Japan
- Prior art keywords
- interrupt
- interruption
- factor
- priority
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
Landscapes
- Engineering & Computer Science (AREA)
- Software Systems (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技両分野
本発明は情報処理装置に係り、特に割込み処理の主制御
をマイクロプログラム化することにより、ハードウェア
の削減と同一集積回路のオリ用範囲を拡大する割込み処
理制御方式に関する０（ｂン 従来技術と問題点 情報処理装置に於ける割込み処理は通常の処理シーケン
スを中断し別の処理を行なわせる機能であり、ハードウ
ェアとソフトウェア間の通信を行） なうものである。ハードウェアとソートウェア間の通信
データは、それを使用する情報処理装置のアーキテクチ
ャにより異なる。従って割込み処理を制御する制御部は
当然該アーキテクチャによ）異なることとなる。
をマイクロプログラム化することにより、ハードウェア
の削減と同一集積回路のオリ用範囲を拡大する割込み処
理制御方式に関する０（ｂン 従来技術と問題点 情報処理装置に於ける割込み処理は通常の処理シーケン
スを中断し別の処理を行なわせる機能であり、ハードウ
ェアとソフトウェア間の通信を行） なうものである。ハードウェアとソートウェア間の通信
データは、それを使用する情報処理装置のアーキテクチ
ャにより異なる。従って割込み処理を制御する制御部は
当然該アーキテクチャによ）異なることとなる。
従来、情報処理装置の割込み処理制御部はハード１シェ
アにより＜ａ成されており、アーキテクチャの異なる情
報処理装置では夫々独自の回路を用いている。Ｈ＜ １
図は従来の割込み処理開側１部の一例を示すブロック図
でりる。複数の割込み要因は俵数の端子Ａより割込み要
因保持回路１に入り、保掲壊れる。割込み要因は複数同
時に入る場合も巣独で個々に入る場合もめる。割込み要
因が、複数同時に入った場合、ν１り込み後先帷決定回
路２に於て、優先度の向い割込み表内が違択され、先に
割込みコード作成回路３に入り、割込み要因別にコード
化され、ノントウエアに通知するためメモリ４に格納さ
几る。
アにより＜ａ成されており、アーキテクチャの異なる情
報処理装置では夫々独自の回路を用いている。Ｈ＜ １
図は従来の割込み処理開側１部の一例を示すブロック図
でりる。複数の割込み要因は俵数の端子Ａより割込み要
因保持回路１に入り、保掲壊れる。割込み要因は複数同
時に入る場合も巣独で個々に入る場合もめる。割込み要
因が、複数同時に入った場合、ν１り込み後先帷決定回
路２に於て、優先度の向い割込み表内が違択され、先に
割込みコード作成回路３に入り、割込み要因別にコード
化され、ノントウエアに通知するためメモリ４に格納さ
几る。
上記の割込み要因保持、割込み優先権決定処理、割込み
コードの作成、割込みコードの格納の各機能を総て・・
−ドウエアで処理しているが、近年・・−ドウェアの超
高集積化が進行しており、上記機能を一つの超高集積回
路で構成するようになって来た。超高集積回路は開発費
も、６ぐ、利用数の増加を計る必要があるため、アーキ
テクチャの異なる機種間でも共通に使用し得ることが望
ましい。
コードの作成、割込みコードの格納の各機能を総て・・
−ドウエアで処理しているが、近年・・−ドウェアの超
高集積化が進行しており、上記機能を一つの超高集積回
路で構成するようになって来た。超高集積回路は開発費
も、６ぐ、利用数の増加を計る必要があるため、アーキ
テクチャの異なる機種間でも共通に使用し得ることが望
ましい。
しかし、ＡｉＪ記の如くアーキテクチャの異なる機種間
では夫々独自の回路を用いなければならす、大幅に異な
るメ刀ニスムを唯一つり超、１モ果槓回路−Ｃ夷規する
Ｋに１、夫々の個別回路全総て合計１〜だケ−１・数を
必要とするため、物ｆＩｔ的にオー・・フローし、かつ
性能低下の袋内となる欠点かりる。
では夫々独自の回路を用いなければならす、大幅に異な
るメ刀ニスムを唯一つり超、１モ果槓回路−Ｃ夷規する
Ｋに１、夫々の個別回路全総て合計１〜だケ−１・数を
必要とするため、物ｆＩｔ的にオー・・フローし、かつ
性能低下の袋内となる欠点かりる。
（ＣＪ 発１町の１臼り
本発明の１」的は上記欠点を瀕くため、割込み処、ｉｌ
制御叶郡ｒマイクロプログラム制御とハードウニつ′開
側」とで効率良く分担し、ハードウェアの金物−１１１
を減少塾ぜで超高集積回路化を１月能とし、「−訓な超
高集積回路を多くの異なるアーキテクチャヤの機種間で
共通に第１ｊ用可能とする割込み処理制御方式を提供す
ることにある。
制御叶郡ｒマイクロプログラム制御とハードウニつ′開
側」とで効率良く分担し、ハードウェアの金物−１１１
を減少塾ぜで超高集積回路化を１月能とし、「−訓な超
高集積回路を多くの異なるアーキテクチャヤの機種間で
共通に第１ｊ用可能とする割込み処理制御方式を提供す
ることにある。
（ｄ） 発明の構成
本発明の構成は情報処理装置の割込み処理に於て、割込
み要因保持回路と７トリノクス回路を設け、マイクロプ
ログラムによるＮＩＪ込み処理優先度テストコードと該
割込み要因保持回路の出力とを該マドｌ）ノクス回路に
於て照合し、割込み要因を検出すると共に優先薙を決定
し、検出された割込み波囚に孝゛つく割込みコードを送
出し、メモリに）ｔ１納させるようにしたものである。
み要因保持回路と７トリノクス回路を設け、マイクロプ
ログラムによるＮＩＪ込み処理優先度テストコードと該
割込み要因保持回路の出力とを該マドｌ）ノクス回路に
於て照合し、割込み要因を検出すると共に優先薙を決定
し、検出された割込み波囚に孝゛つく割込みコードを送
出し、メモリに）ｔ１納させるようにしたものである。
＜ｅ＋ 発ｉカの人施ソｌ」
不冗１４９７はハードウェアで処理するｔ′ｉ］ｓＯ１
′ｉ割込み要１２４を記ｌ息しでおく回路とマイクロプ
ロクラムのテストコー トτフーＪ−ドし、−；’Ｊ込
み妻囚を照合する回路のみとし、割込み安因挾出、割込
み優先権決定処理、割込みコードの作成、割込みコード
の！＋’ｒ ６１勺の４表目上はマイノロブロクフムｆ
ＩＩｌｌ仁すとしたものでのる。
′ｉ割込み要１２４を記ｌ息しでおく回路とマイクロプ
ロクラムのテストコー トτフーＪ−ドし、−；’Ｊ込
み妻囚を照合する回路のみとし、割込み安因挾出、割込
み優先権決定処理、割込みコードの作成、割込みコード
の！＋’ｒ ６１勺の４表目上はマイノロブロクフムｆ
ＩＩｌｌ仁すとしたものでのる。
第２（２１は本丸四の一尖泥例奮が−丈回路のブロック
図である。超高集積回路８は端子Ａより入力される複数
の割込み要因を記憶して保持するレジメ割込み一安囚を
衣わすコードと、デコーダ９によりテコードさ１１た１
ビットのみが立っているコート゛どでアンドをとり、割
込み９因の照合と優先度を照合するマトリックス回路１
０とから構成される。
図である。超高集積回路８は端子Ａより入力される複数
の割込み要因を記憶して保持するレジメ割込み一安囚を
衣わすコードと、デコーダ９によりテコードさ１１た１
ビットのみが立っているコート゛どでアンドをとり、割
込み９因の照合と優先度を照合するマトリックス回路１
０とから構成される。
マイクロプログラム部５は夫々のアーキテクチャに応じ
て予め定゛まっている割込み要因別の優先度に６Ｅい、
優先ｊ変の高い要因よりレジスタ６にテストコードを送
出する。同時に該侠囚別の、１．１」込みコードが格１
ＴＩＩ］でれているマイクロプログラム部５のアドレス
もし／メタ６に送出する。レジスタ６より超、′、′ｉ
Ｊ集槓回路８に入ったテストコードはデコーダ９により
テコードされ、７トリノクス回路１０に於て、レジスタ
１１より入ったλ′１」込み妻囚と照合される。−蚊ｊ
７た割込み要因は加算器７に入りレジスタ６より入った
アドレスと加ｖ）テれマイクログログラム部５内の割込
みコードを読出し、ソフトウェアへ通知するためメモリ
ー２へ送出する。
て予め定゛まっている割込み要因別の優先度に６Ｅい、
優先ｊ変の高い要因よりレジスタ６にテストコードを送
出する。同時に該侠囚別の、１．１」込みコードが格１
ＴＩＩ］でれているマイクロプログラム部５のアドレス
もし／メタ６に送出する。レジスタ６より超、′、′ｉ
Ｊ集槓回路８に入ったテストコードはデコーダ９により
テコードされ、７トリノクス回路１０に於て、レジスタ
１１より入ったλ′１」込み妻囚と照合される。−蚊ｊ
７た割込み要因は加算器７に入りレジスタ６より入った
アドレスと加ｖ）テれマイクログログラム部５内の割込
みコードを読出し、ソフトウェアへ通知するためメモリ
ー２へ送出する。
（ｆ） 発明の効果
知
以上説明した幼く、本発明は割込み処理制御部の割込今
後先’Ｆｌｌｌの決定と割込み要因検出を同時に行ない
、割込みコードの作成及びメモリへの格納をマイクｏ
７’ログシムによりアーキテクチャの相異を吸収して火
ｈＬイ４Ｊるため、超高集積回路化するハードウェアの
金物量を減少させることが可能であり、従って唯一つの
超高集積回路により、機付の異なる情報処理装置間にも
共通に利用可能となし？６るため、その効果は犬なるも
のがある。
後先’Ｆｌｌｌの決定と割込み要因検出を同時に行ない
、割込みコードの作成及びメモリへの格納をマイクｏ
７’ログシムによりアーキテクチャの相異を吸収して火
ｈＬイ４Ｊるため、超高集積回路化するハードウェアの
金物量を減少させることが可能であり、従って唯一つの
超高集積回路により、機付の異なる情報処理装置間にも
共通に利用可能となし？６るため、その効果は犬なるも
のがある。
、’Ａ！、 Ｊには１４ｆｌ米の６ｑ込み処理料（頭部
の一例を示すプ０７り図、第２図は木兄ＩＪＪの一実施
例を享す回路のブロック図である。 １は割込み要因保持回路、２−鳥り込み１愛先侑決足回
路、３は割〕へみコード作成回路、４．１２はメ七り、
５はマイクロプログラム部、６．１１はレジスタ、７（
ｆま加νを器、８は超尚巣４１１回路、９はデコーダ、
１ＧはマドＩ）ノクス回路でりる。
の一例を示すプ０７り図、第２図は木兄ＩＪＪの一実施
例を享す回路のブロック図である。 １は割込み要因保持回路、２−鳥り込み１愛先侑決足回
路、３は割〕へみコード作成回路、４．１２はメ七り、
５はマイクロプログラム部、６．１１はレジスタ、７（
ｆま加νを器、８は超尚巣４１１回路、９はデコーダ、
１ＧはマドＩ）ノクス回路でりる。
Claims (1)
- 情報処理装置の割込み処理に於て、割込み要因保持回路
とマトリックス回路を設け、マイクロプログラムによる
割込み処理優先度テストコードと該割込み要因保持回路
の出力とを該マトリックス回路にて照合し、割込み要因
を検出すると共に優先権を決定し、該検出された割込み
要因に基つく割込みコードを送出することを特徴とする
割込み処理制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21417182A JPS59105151A (ja) | 1982-12-07 | 1982-12-07 | 割込み処理制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21417182A JPS59105151A (ja) | 1982-12-07 | 1982-12-07 | 割込み処理制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59105151A true JPS59105151A (ja) | 1984-06-18 |
Family
ID=16651407
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21417182A Pending JPS59105151A (ja) | 1982-12-07 | 1982-12-07 | 割込み処理制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59105151A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60112164A (ja) * | 1983-11-03 | 1985-06-18 | モトローラ・インコーポレーテツド | ダイナミツクに変更可能な割込み優先回路 |
| JPS62209651A (ja) * | 1986-02-12 | 1987-09-14 | Fujitsu Ltd | 共通バス制御方式 |
| JPH01150939A (ja) * | 1987-12-08 | 1989-06-13 | Toshiba Corp | 情報処理装置 |
-
1982
- 1982-12-07 JP JP21417182A patent/JPS59105151A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60112164A (ja) * | 1983-11-03 | 1985-06-18 | モトローラ・インコーポレーテツド | ダイナミツクに変更可能な割込み優先回路 |
| JPS62209651A (ja) * | 1986-02-12 | 1987-09-14 | Fujitsu Ltd | 共通バス制御方式 |
| JPH01150939A (ja) * | 1987-12-08 | 1989-06-13 | Toshiba Corp | 情報処理装置 |
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