JPS5899864A - マスク化マイクロコンピユ−タ - Google Patents
マスク化マイクロコンピユ−タInfo
- Publication number
- JPS5899864A JPS5899864A JP56197643A JP19764381A JPS5899864A JP S5899864 A JPS5899864 A JP S5899864A JP 56197643 A JP56197643 A JP 56197643A JP 19764381 A JP19764381 A JP 19764381A JP S5899864 A JPS5899864 A JP S5899864A
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- JP
- Japan
- Prior art keywords
- terminal
- chip
- processor
- package
- connection
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Storage Device Security (AREA)
- Microcomputers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１） 発明の技術分計
本発明は外部から機能を模造されるのを防止するように
し九マスク化！イクロプンビ為−タに−する。
し九マスク化！イクロプンビ為−タに−する。
（２） 技術の背景
ｉイクロコンビ暴−夕に使用されているマイクロプロセ
ッサは、そのグログツムの入っている続出し専用メ毫り
（ＲＯＭ）ま九社うンダムアク竜スメ播り（ＲＡＭ）の
少なくともその一方の素子と入出力用端子と共に用いら
れる。このシステムはプログラムとその回路が判れば簡
単にその機能を模造することができる。すなわちマイク
四プロセッサｉ大はＲＯＭの入出力端子が順ＩＩＫ配列
されておれは、入力端子に成る信号を加メ、出力信号を
求め、その対応を得ることによりて比較的容易にグログ
ツムを知ることができる。一般にマイクロプロセッサ、
ＲＯＭおよびＲＡＭ等においてうな機能の模造が第三者
によシ可能である。このような問題点に対し従来は特に
対策がとられていなかりた。
ッサは、そのグログツムの入っている続出し専用メ毫り
（ＲＯＭ）ま九社うンダムアク竜スメ播り（ＲＡＭ）の
少なくともその一方の素子と入出力用端子と共に用いら
れる。このシステムはプログラムとその回路が判れば簡
単にその機能を模造することができる。すなわちマイク
四プロセッサｉ大はＲＯＭの入出力端子が順ＩＩＫ配列
されておれは、入力端子に成る信号を加メ、出力信号を
求め、その対応を得ることによりて比較的容易にグログ
ツムを知ることができる。一般にマイクロプロセッサ、
ＲＯＭおよびＲＡＭ等においてうな機能の模造が第三者
によシ可能である。このような問題点に対し従来は特に
対策がとられていなかりた。
（３）発明の目的
本発明の目的は、前述の従来形のマイクロコンビ１−夕
の問題点にかんがみ、ｉイクロコンピ為−タを構成する
各要素のチップの入出力端子とパッケージの入出力鳴子
がそれぞれ対応しないようにするという着想に基づき、
比較的筒部な構成で安価な、第三者による機能およびプ
ログラムの模造が困帷なマイクロコンビ凰−タを得るこ
とにある。
の問題点にかんがみ、ｉイクロコンピ為−タを構成する
各要素のチップの入出力端子とパッケージの入出力鳴子
がそれぞれ対応しないようにするという着想に基づき、
比較的筒部な構成で安価な、第三者による機能およびプ
ログラムの模造が困帷なマイクロコンビ凰−タを得るこ
とにある。
（４） 発明の構成
本発明においては、マイク田コンピータに使用されるマ
イクロプロセッサおよびプログラム領域用のメモリのそ
れぞれの構成要素であるプロセッサテップおよびメモリ
チップの各端子と各パッケージ端子の間に接続順序が任
意に設定される＠線テップを設け、餓プロセッサチップ
端子とプロセッサパッケージ端子の間に設けられる結線
チップと該メモリチップの端子とメモリパッケージ・′
端子との間に設けられる結線テラ１に同一な接続順序に
設定する結線チップを用いたｉスフ化マイクロプンビ島
−夕が提供される。
イクロプロセッサおよびプログラム領域用のメモリのそ
れぞれの構成要素であるプロセッサテップおよびメモリ
チップの各端子と各パッケージ端子の間に接続順序が任
意に設定される＠線テップを設け、餓プロセッサチップ
端子とプロセッサパッケージ端子の間に設けられる結線
チップと該メモリチップの端子とメモリパッケージ・′
端子との間に設けられる結線テラ１に同一な接続順序に
設定する結線チップを用いたｉスフ化マイクロプンビ島
−夕が提供される。
（５）発明の実施例
本発明の第１０実施例としてのマスク化マイク０：１ン
ビ凰−夕のマイクロプロセッサ部、ＲＯＭ部およびマイ
クロプロセッサとＲＯＭ相互間の結線の回路図が第１図
に示される。！イクログロセッｆ１内はプロ竜ツナチッ
プ２、結線テップ３よ多構成されておシ、Ｒ０１４４内
はＲＯＭ？ｙプ５および結線チップ６よ多構成されてい
る。プロセッサテップ２のアドレス端子ＡＩ、Ａ２．・
・・Ａｎは結線チップ５の一方側の端子列の対応する端
子に接続されている。結線チップ５０他側の端子列は対
応するマイクロプロセッサ１のパッケージのアドレス端
子ム１’、Ａ２’、・・・、Ａｎ’ｌｌＣ接続されてい
る。結線テップ５の一方側の１子列と他方側の端子列の
相互間の接続はランダムに接続され、第三者による模造
を防止する。
ビ凰−夕のマイクロプロセッサ部、ＲＯＭ部およびマイ
クロプロセッサとＲＯＭ相互間の結線の回路図が第１図
に示される。！イクログロセッｆ１内はプロ竜ツナチッ
プ２、結線テップ３よ多構成されておシ、Ｒ０１４４内
はＲＯＭ？ｙプ５および結線チップ６よ多構成されてい
る。プロセッサテップ２のアドレス端子ＡＩ、Ａ２．・
・・Ａｎは結線チップ５の一方側の端子列の対応する端
子に接続されている。結線チップ５０他側の端子列は対
応するマイクロプロセッサ１のパッケージのアドレス端
子ム１’、Ａ２’、・・・、Ａｎ’ｌｌＣ接続されてい
る。結線テップ５の一方側の１子列と他方側の端子列の
相互間の接続はランダムに接続され、第三者による模造
を防止する。
ＲＯＭ４内もマイクープロセッサ１内と同様にＲＯＭチ
ップ４のアドレス端子Ａ１１．Ａ１２゜・・・、Ａｉｍ
は結線テップ６の一方側の端子列の対応する端子に接続
されている。結線チップ６の他側の端子列は対応するＲ
ＯＭ４のパッケージのア）”シー１１子Ａ１１’、 Ａ
Ｉ２’・・・、に′に接続されている。結線テップ６の
一方側の端子列と他方側の端子列の相互間の接続は前述
の結線テップ５と同様になされている。
ップ４のアドレス端子Ａ１１．Ａ１２゜・・・、Ａｉｍ
は結線テップ６の一方側の端子列の対応する端子に接続
されている。結線チップ６の他側の端子列は対応するＲ
ＯＭ４のパッケージのア）”シー１１子Ａ１１’、 Ａ
Ｉ２’・・・、に′に接続されている。結線テップ６の
一方側の端子列と他方側の端子列の相互間の接続は前述
の結線テップ５と同様になされている。
マイクロプロセッサ１のパッケージのアドレス端子ＡＩ
’ないしＡｌｌ’とＲＯＭ４のパッケージのアドレス端
子Ａ１１′ないしバ′は互に対応する端子がそれぞれ接
続される。すなわちＡ １１とＡ１１′がＡ２’とＡ１
２′が・・・Ａｎ’とＡ１ｎ’がそれぞれ接続されるＯ 上述のような構成によＪ）マイクロプロセッサ１とＲＯ
Ｍ４０間の結線は何等変更されることなく、パッケージ
のアドレス端子がチップの端子配列に対しフンダムなｔ
のとなっている。
’ないしＡｌｌ’とＲＯＭ４のパッケージのアドレス端
子Ａ１１′ないしバ′は互に対応する端子がそれぞれ接
続される。すなわちＡ １１とＡ１１′がＡ２’とＡ１
２′が・・・Ａｎ’とＡ１ｎ’がそれぞれ接続されるＯ 上述のような構成によＪ）マイクロプロセッサ１とＲＯ
Ｍ４０間の結線は何等変更されることなく、パッケージ
のアドレス端子がチップの端子配列に対しフンダムなｔ
のとなっている。
本発明の第２の実施例が第２図に示される。鵬１の実施
例において本発明が、プロセッサテップのアドレス端子
とプロセッサパッケージのアドレス端子の間および１０
Ｍテップのアドレス端子とＲＯＭパッケージのアドレス
端子の間に用いられているのに対し、第２の実施例にお
いては、プ田セッサチップのデータ端子とプロセッサパ
ッケージのデータ端子の間およびＲＯＭテッテップ−一
端子とＲＯＭパッケージのデータ端子の間に適用されて
いるのが異なるだけで他は同一である。
例において本発明が、プロセッサテップのアドレス端子
とプロセッサパッケージのアドレス端子の間および１０
Ｍテップのアドレス端子とＲＯＭパッケージのアドレス
端子の間に用いられているのに対し、第２の実施例にお
いては、プ田セッサチップのデータ端子とプロセッサパ
ッケージのデータ端子の間およびＲＯＭテッテップ−一
端子とＲＯＭパッケージのデータ端子の間に適用されて
いるのが異なるだけで他は同一である。
第３図性本発明に用いられる結線チップのＩｌｉ遣方遣
方−例を示す図である。端子Ｔ１ないしＴｍはテップ端
子に接続される側の端子であり、端子ＴＩ’ないしＴ！
ｌ’ 唸パッケージ端子に接続される側の端子である。
方−例を示す図である。端子Ｔ１ないしＴｍはテップ端
子に接続される側の端子であり、端子ＴＩ’ないしＴ！
ｌ’ 唸パッケージ端子に接続される側の端子である。
ＴＩ’ないし〒ｎ″側の端子に＾定の電圧を印加し、端
子Ｐ１ないしＰａにトランジスタ；２をオンする電圧を
加えると端子Ｔ１ないしＴ−と端子Ｔ１’ないしＴｎ’
をそれぞれ接続している即断ヒ為−ズ２１を切断するこ
とができる。このようにして接続に必要な部分の卯断ヒ
為−ズを残して他を切断すれば、前述の実施例に用いた
結線チップを得ることができる。
子Ｐ１ないしＰａにトランジスタ；２をオンする電圧を
加えると端子Ｔ１ないしＴ−と端子Ｔ１’ないしＴｎ’
をそれぞれ接続している即断ヒ為−ズ２１を切断するこ
とができる。このようにして接続に必要な部分の卯断ヒ
為−ズを残して他を切断すれば、前述の実施例に用いた
結線チップを得ることができる。
上述の実施例においては、プロセッサチップの端子とパ
ッケージの端子およびＲＯＭチップの端子とパッケージ
の端子が、それぞれ対応しないようになりておシ、第三
者がＲＯＭ内のグログ２ムを模造しようとしても、アド
レスまたはデータが対応しないため、使用者が作成した
プログラムの内容とは全く員なるプログラムを模造し九
ことになシ、使用しようとしても全然働かないプログラ
ムとなる。また上述の結線チップの働きによシプロセッ
サチップの端子とパッケージの端子、ｉたはＲＯＭチッ
プＯＳｓ子とパッケージの端子を任意に組合せ可能にす
ることができる。
ッケージの端子およびＲＯＭチップの端子とパッケージ
の端子が、それぞれ対応しないようになりておシ、第三
者がＲＯＭ内のグログ２ムを模造しようとしても、アド
レスまたはデータが対応しないため、使用者が作成した
プログラムの内容とは全く員なるプログラムを模造し九
ことになシ、使用しようとしても全然働かないプログラ
ムとなる。また上述の結線チップの働きによシプロセッ
サチップの端子とパッケージの端子、ｉたはＲＯＭチッ
プＯＳｓ子とパッケージの端子を任意に組合せ可能にす
ることができる。
（６）発明の効果
本発明によれば、比較的簡単な構成で安価な、第三者に
よる欅能およびプログラムの模造が困蝿なマイクロプン
ビ為−夕を得ることができる。
よる欅能およびプログラムの模造が困蝿なマイクロプン
ビ為−夕を得ることができる。
第１図は本発明の第１の実施としてのマスク化マイクロ
；ンビ島−一の！イクログｐセッサ部、ＲＯＭ部および
これら相互間の結線を示す回路図、第２図は本発明の第
２の実施例についての第１図と同様な回路図、第３図り
本発明に用いられる結線テップの製造方法を説明する図
である。 １・・・マイクロプロセッサ、２・・・プロセッサチッ
プ、６・・・結線チップ、４−ＲＯＭ、５・・・ＲＯ〜
ｌデッグ、６・・・結線チップ、１１・・・マイクロプ
ロセッサ、１２・・・プロセッサチップ、１３・・・結
線チップ、１４・・・ＲＯＭ、１５・・・ＲＯＭチップ
、１６・・・結線チップ、２１・・・即断ヒ轟−ズ、２
２・・・トランジスタ〇 第 １図 第２図
；ンビ島−一の！イクログｐセッサ部、ＲＯＭ部および
これら相互間の結線を示す回路図、第２図は本発明の第
２の実施例についての第１図と同様な回路図、第３図り
本発明に用いられる結線テップの製造方法を説明する図
である。 １・・・マイクロプロセッサ、２・・・プロセッサチッ
プ、６・・・結線チップ、４−ＲＯＭ、５・・・ＲＯ〜
ｌデッグ、６・・・結線チップ、１１・・・マイクロプ
ロセッサ、１２・・・プロセッサチップ、１３・・・結
線チップ、１４・・・ＲＯＭ、１５・・・ＲＯＭチップ
、１６・・・結線チップ、２１・・・即断ヒ轟−ズ、２
２・・・トランジスタ〇 第 １図 第２図
Claims (1)
- 【特許請求の範囲】 ｔ マイクＷ：ｆｆンビ為−タに使用されるマイクロプ
ロセッサおよびプログラム領域用のメモリのそれぞれの
構成要素であるプロセッサチップおよびメモリチップの
各端子と各パッケージ端子の間に接続順序が任意に設定
される結線チップを設け、核プロセッサチップ端子とプ
ロセッサパッケージ端子の間に設けられる結線チップと
該メモリチップの端子とメモリパッケージ端子との間に
設けられる結線チップに同一な接続順序に設定する結線
チップを用いたマスク化マイクロ；ンビ凰−タ。 ２、＃マイクロプロセッサおよびプロダラム領−域弔の
メモリの各パッケージ端子、および該プロセッサチップ
およびメモリチップの各端子は、それぞれアドレス端子
である特許請求の範囲第１項に記ＩＲｏ−ｖスク化！イ
クローンビ＾−タ。 ＆ 諌マイクロブ田セッサおよびプログラム領域用のメ
モリの各パッケージ端子、および骸プロセッサチップお
よびメモリチップの各端子は、それぞれデータ端子であ
る特許請求の範囲第１禰に記載のマスク化マイクロコン
ビ島−タ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197643A JPS5899864A (ja) | 1981-12-10 | 1981-12-10 | マスク化マイクロコンピユ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56197643A JPS5899864A (ja) | 1981-12-10 | 1981-12-10 | マスク化マイクロコンピユ−タ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5899864A true JPS5899864A (ja) | 1983-06-14 |
Family
ID=16377895
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56197643A Pending JPS5899864A (ja) | 1981-12-10 | 1981-12-10 | マスク化マイクロコンピユ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5899864A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62251947A (ja) * | 1986-04-25 | 1987-11-02 | Casio Comput Co Ltd | ストレ−ジメモリのアドレス方式 |
| JPH023842A (ja) * | 1988-06-17 | 1990-01-09 | Ricoh Co Ltd | セキュリティセル |
-
1981
- 1981-12-10 JP JP56197643A patent/JPS5899864A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62251947A (ja) * | 1986-04-25 | 1987-11-02 | Casio Comput Co Ltd | ストレ−ジメモリのアドレス方式 |
| JPH023842A (ja) * | 1988-06-17 | 1990-01-09 | Ricoh Co Ltd | セキュリティセル |
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