JPH0350850A

JPH0350850A - 評価用半導体回路装置

Info

Publication number: JPH0350850A
Application number: JP18480289A
Authority: JP
Inventors: Makoto Ozaki; 眞尾崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-07-19
Filing date: 1989-07-19
Publication date: 1991-03-05

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の目的］（産業上の利用分野）本発明はユーザによるシステム評価に供するに好適な評
価用半導体回路装置に関する。

（従来の技術）１チツプマイクロコンピユータを開発する場合、通常、
そのシステム評価用の１チツプマイクロコンピユータを
ユーザに提供し、量産時にはユーザ仕様に応じて、例え
ばユーザプログラムを格納する為のＲＯＭ（例えばＥ　
Ｐ　ＲＯＭやＥＥＰＲＯＭ）を外付は可能な構成として
、或いは内蔵されるＲＯＭに格納されるプログラムを容
易にデバッグし得るような構成としてその製造が行われ
る。

しかしてこの種の評価用の１チツプマイクロコンピユー
タは、−船釣にはそのＩ１０ポートを介する入出力につ
いてはモードレジスタを用いることでプログラマブルに
設定し得るようになっている。そしてユーザはプログラ
マブルに設定可能な入出力を利用してユーザ仕様に応じ
た回路装置を試作実現し、そのシステム評価を行った上
で当該ユーザ仕様に基づく１チツプマイクロコンピユー
タ（半導体回路装置）の製品化を依頼することになる。

メーカー側では与えられたユーザ仕様に基づき、例えば
指定された入出力仕様を実現する半導体回路装置製作用
のマスクを作成する等して、上記ユーザ仕様を実現する
１チツプマイクロコンピユータ（半導体回路装置）を量
産することになる。

ところで上述したように評価用の１チツプマイクロコン
ピユータは種々のユーザ仕様に対処し得るように構成さ
れ、不特定多数のユーザに対して提供される。この為、
種々のユーザ仕様に従ってどのように取扱われるか不明
な入出力回路部については単に評価用１チツプマイクロ
コンピユータの入出力回路部として標準化されているに
過ぎない。これ故、ユーザはユーザ仕様に応じた回路装
置を試作実現する場合には、その入出力端子に適宜プル
アップ抵抗やプルダウン抵抗を外付けしたり、またその
入力端子にノイズキャンセラー回路を組込む等の工夫を
している。

しかし実際に量産される１チツプマイクロコンピユータ
には、上述したようにそのユーザ仕様（入出力仕様）に
従って入出力回路部にプルアップ抵抗やプルダウン抵抗
、ノイズキャンセラー回路等が組込まれる。この為、評
価用の１チツプマイクロコンピユータを用いて回路装置
を試作する場合と、量産される１チツプマイクロコンピ
ユータを用いて回路装置を実現する場合とで、そのプリ
ント回路基板の配線パターンを変更する必要か生じると
云う不具合があった。

（発明が解決しようとする課題）このように従来のシステム評価に用いられる１チツプマ
イクロコンピユータ（評価用半導体回路装置）の入出力
回路部は、不特定多数のユーザに洪せられて種々の入出
力仕様に基づく取扱い（信号の入出力）が行われること
から、プルアップ抵抗やプルダウン抵抗、ノイズキャン
セラー回路等の組込みについてはユーザ仕様に委ねられ
ている。これ故、ユーザは適宜その仕様に従って上記評
価用の１チツプマイクロコンピユータの入出力端子に上
述したプルアップ抵抗やプルダウン抵抗、ノイズキャン
セラー回路等を外付けしなければならず、その取扱い性
が非常に悪かった。

しかも評価用の１チツプマイクロコンピユータを用いる
場合と、量産される１チツプマイクロコンピユータを用
いる場合とで、そのプリント回路基板の配線パターンを
変更する必要が生じると云う不具合があった。

本発明はこのような事情を考慮してなされたもので、そ
の目的とするところは、ユーザ仕様に応じたシステム評
価を簡易に行うことができ、しかもシステム評価時と製
品製作時とでそのプリント回路基板の配線パターンを変
更する必要のない、取扱い性の優れた評価用半導体回路
装置を提供することにある。

［発明の構成］（課題を解決するための手段）本発明に係る評価用半導体回路装置は、マイクロコンピ
ュータを主体とする半導体回路部本体の入出力端子に、
プログラマブルに溶断可能なヒユーズ群を介して少なく
ともプルアップ抵抗回路。

プルダウン抵抗回路、およびノイズキャンセラー回路の
１つまたは複数個を予め組込んでおき、上記ヒユーズ群
の溶断により上記プルアップ抵抗回路やプルダウン抵抗
回路、またはノイズキャンセラー回路をその入出力端子
に選択的に接続し得るようにしたことを特徴とするもの
である。

（作　用）このように構成を持つ評価用半導体回路装置によれば、
例えばマイクロコンピュータにおける空命令を用いてヒ
ユーズ群をプログラマブルにう蓉断することで、その入
出力端子にプルアップ抵抗回路やプルダウン抵抗回路、
またはノイズキャンセラー回路を選択的に接続すること
ができるので、従来のようにわざわざ上記プルアップ抵
抗回路やプルダウン抵抗回路、またはノイズキャンセラ
ー回路を入出力端子に外付けすることが不要となる。

しかもこのようにプルアップ抵抗回路やプルダウン抵抗
回路、またはノイズキャンセラー回路を入出力端子に外
付けしてユーザ仕様に基づく回路装置を試作する必要が
ないので、評価用半導体回路装置を用いる場合と量産半
導体回路装置を用いる場合とで、そのプリント回路基板
の配線パターンを変更する必要がなくなる。

（実施例）以下、図面を参照して本発明の一実施例に係る評価用半
導体回路装置について説明する。

第１図は実施装置の要部概略構成図で、■はマイクロプ
ロセッサを主体として構成される回路本体部である。こ
の回路本体部１はＩ１０ポート２を介して各種信号（デ
ータ）の入出力を行って所定の信号処理を実行する。し
かして出力端子３ａおよび入力端子３ｂは、この半導体
回路装置における外部信号端子であり、前記回路本体部
１からの出力信号（データ）はＩ１０ポート２から出力
端子３ａを介して外部出力される。また外部機器等から
入力される信号（データ）は入力端子３ｂから１１０ポ
ート２を介して回路本体部１に取込まれる。

ここでこの実施例装置が特徴とするところは、上記信号
の入出力端子、具体的にはＩ１０ポート２と出力端子３
ａおよび入力端子３ｂをそれぞれ結ぶ信号ラインに、プ
ログラマブルに溶断可能なヒユーズ群（ヒユーズＦ　ｌ
、Ｆ　２．〜Ｆ８）を介してプルアップ抵抗回路を実現
する抵抗４やプルダウン抵抗回路を実現する抵抗５．更
にはノイズキャンセラー回路６をそれぞれ接続して前記
回路本体部１等と共に集積一体化している点にある。

即ち、出力端子３ａと電源ラインとの間にヒユーズＦ１
を介して抵抗４を接続してプルアップ抵抗回路を購成し
、また上記出力端子３ａと接地ラインとの間にヒユーズ
Ｆ２を介して抵抗５を接続してプルダウン抵抗回路か構
成されている。これらのヒユーズＦ１．Ｆ２の選択的な
溶断によって前記出力端子３ａにプルアップ抵抗回路ま
たはプルダウン回路が選択的に接続される。尚、プルア
ップもプルダウンもしない場合には、上記ヒユーズＦｌ
。

Ｆ２の両方を溶断し、抵抗４．５を出力端子３ａからそ
れぞれ切り離すことは勿論のことである。

また入力端子３ｂとＩ１０ポート２との間には、オア回
路７を介する２系統の信号人力ラインか形成され、その
一方にノイズキャンセラー回路６が挿入されている。し
かして抵抗７ａ、　７ｂによりその２つの入力端がプル
アップされたオア回路７は、ヒユーズＦ３．Ｆ４を介し
て前記入力端子３ｂからの入力信号を直接的に受け、或
いはノイズキャンセラー回路６を介して前記入力端子３
ｂからの入力信号を受けるものである。これらのヒユー
ズＦ３゜Ｆ４の選択的な溶断により、前記Ｉ１０ボート
２と入力端子３ｂとの間にノイズキャンセラー回路６を
組込むか否かが選択決定される。つまりヒユーズＦ４だ
けを溶断することによりＩ１０ポート２こ入力端子３ｂ
からの信号を直接的に入力するようにし、逆にヒユーズ
Ｆ３だけを溶断することによりＩ１０ポート２に入力端
子３ｂからの信号をノイズキャンセラー回路６を介して
入力するようにする。尚、入力端子３ｂを使用しない場
合には、ヒュズＦ３．Ｆ４の双方を溶断する。

またこの実施例ではノイズキャンセラー回路ｃ自体にも
複数のヒユーズＦ５．ＦＢ、〜Ｆ８が組込まれ、これら
のヒユーズＦ　５．Ｆ　Ｂ、〜Ｆ８の選択的な溶断によ
りその回路特性が可変設定し得るようになっている。即
ち、このノイズキャンセラー回路６は入力信号と所定の
遅延を与えた上記入力信号とをアンド回路６ａにて論理
処理することにより、ノイズキャンセル作用を呈するよ
うに構成されており、その遅延量をヒユーズＦ５．Ｆ６
．〜Ｆ８の選択的な溶断により選択設定し得るようにな
っている。

このようなヒユーズＦ５．ＦＢ、〜Ｆ８についても、前
述したヒユーズＦｌ、Ｆ２．〜Ｆ４と同様にプログラマ
ブルに溶断される。

さて、上記各ヒユーズＦｌ、Ｆ２．〜Ｆ８のプログラマ
ブルな溶断は、次のようにして行われる。前述した回路
本体部１の一部として、或いは独立な回路機能として設
けられたＭＰＵ　（マイクロプロセッサユニット）１１
は、インストラクションレジスタ１２．データレジスタ
１３．命令デコーダ１４を鏝え、ＲＯ〜１１５等の主記
憶装置がら読出された命令やデータを上記各レジスタ１
２．Ｈに格納して命令デコーダ１４によりてコード処理
している。この命令デコーダ１４により、前述したヒユ
ーズＦｌ、Ｆ２゜〜Ｆ８をプログラマブルに溶断する為
の制御信号か生成される。このＭＰＵ１ｌによるヒユー
ズＦｌ。

Ｆ２．〜Ｆ８のプログラマブルな溶断は、例えばＭＰＵ
ＩＩの直接的な制御・演算には係わりのない空命令とし
、ヒユーズＦ　ｌ、Ｆ　２．〜Ｆ８を選択的に溶断する
為の命令をＲＯＭ１５から読出し、これを命令デコーダ
１４により解読して行われる。このヒユーズＦ　１．Ｆ
　２．〜Ｆ８をプログラマブルに溶断する命令について
は、ＲＯＭ１５の最初にアクセスするアドレスに格納し
ておき、量産時にはこれを削除するようにすれば良い。

かくしてこのように構成された本装置によれば、入出力
端子に予め組込まれているプルアップ抵抗やプルダウン
抵抗、或いはノイズキャンセラー回路等をヒユーズＦ　
１．Ｆ　２．〜Ｆ８の選択的な溶断によって切離し、必
要な回路要素だけをその入出力端子に組込むことができ
る。従って従来のように、そのユーザ仕様に従って一々
プルアップ抵抗等を外付けして評価用半導体回路装置の
システム評価を行う必要がないので、その評価試験を簡
易に行うことができる。しかも種々のユーザ仕様に対応
可能であり、量産時にプリント回路基板の配線パターン
を変更する必要がない等の実用上多大なる効果が奏せら
れる。

尚、本発明は上述した実施例に限定されるものではない
。ここでは１チツプマイクロコンピユータを例に説明し
たが、インストラクションレジスタを有する種々の半導
体回路装置に幅広く適用することができる。またノイズ
キャンセラー回路以外の入出力補助回路を組込んでおく
ことも勿論可能である。その他、本発明はその要旨を逸
脱しない範囲で種々変形して実施することができる。

［発明の効果］以上説明したように本発明によれば、種々のユーザ仕様
に対応可能で、しかもプルアンプ抵抗等の外付けの不要
な取扱い性の良い評価用半導体回路装置を提供すること
ができ、しかも量産される半導体回路装置と同じプリン
ト回路基板をそのまま用いることを可能とする等の実用
上多大なる効果が奏せられる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る評価用半導体回路装置
の要部概略構成図である。ｌ・・・回路本体部、２・・・Ｉ１０ポート、３ａ・・
・出力端子、３ｂ・・・入力端子、４・・・プルアップ
用の抵抗、５・・・プルダウン用の抵抗、６・・・ノイ
ズキャンセラー回路、７・・・オア回路、７ａ、　７ｂ
・・・抵抗、１１・・・ＭＰＵ、１２・・・インストラ
クションレジスタ、１３・・・データレジスタ、１４・
・・命令デコーダ１１５・・・ＲＯＭ、Ｆｌ、Ｆ２．〜
Ｆ８・・・ヒユーズ。

Claims

【特許請求の範囲】

半導体回路部本体の入出力端子に選択的に接続可能に、
プログラマブルに溶断可能なヒューズ群を介して少なく
ともプルアップ抵抗回路、プルダウン抵抗回路、および
ノイズキャンセラー回路の１つまたは複数個を設けたこ
とを特徴とする評価用半導体回路装置。