JPS58210637A - 端子位置可変ｉｃ - Google Patents
端子位置可変ｉｃInfo
- Publication number
- JPS58210637A JPS58210637A JP57093544A JP9354482A JPS58210637A JP S58210637 A JPS58210637 A JP S58210637A JP 57093544 A JP57093544 A JP 57093544A JP 9354482 A JP9354482 A JP 9354482A JP S58210637 A JPS58210637 A JP S58210637A
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- terminals
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は端子位置可変ＩＣに関するものであシ、その目
的とす兎ところは端子位置を可変とすることにより、プ
リント基板への実装時における配線を簡単化し、かつ高
密度実装を可能とすることにある。
的とす兎ところは端子位置を可変とすることにより、プ
リント基板への実装時における配線を簡単化し、かつ高
密度実装を可能とすることにある。
一般に、ＩＣは各種機能を実現する機能回路を集積形成
したＩＣチップを多数の端子ピンを有するパッケージに
収納しており、機能回路の入出力端子はパッケージの端
子ピーＪにボシヂイシジされ、ＩＣの端子位置は固定的
であった。したがって、ＩＣをプリシト基板に実装する
場合において、配線が複雑化し、高密度実装ができない
場合があるという問題があった。例えば、第１図に示す
ような端子ビシＩＡ）〜（ト）の配列が−ｉ！ｌアルイ
シライシ型のパッケージ（３）を用いたＩＣ（４１をづ
リシト基板に実装する場合において、左側の端子ヒ−＞
ｈ＞［Ｆ］）Ｃ）・・・にＩＣ（４）の右側に配置され
る部品を接続するとき、あるいは、上方の端子ヒ−ＪＩ
Ａ）（Ｇ）・・・にＩＣ（４１の下側に配置される部品
を接続するとき、ＩＣ（４１の機能回路の入出力端子が
それぞれ端子ビシ幻〜ＩＬ）に固定的に接続されている
ため、配線がきわめて複雑になり１．；Ｐシバ線などが
必要になることもあり、配線上の制約から高密度実装が
できなくなる場合があった。本発明は上記の点に鑑みて
為されたものである。
したＩＣチップを多数の端子ピンを有するパッケージに
収納しており、機能回路の入出力端子はパッケージの端
子ピーＪにボシヂイシジされ、ＩＣの端子位置は固定的
であった。したがって、ＩＣをプリシト基板に実装する
場合において、配線が複雑化し、高密度実装ができない
場合があるという問題があった。例えば、第１図に示す
ような端子ビシＩＡ）〜（ト）の配列が−ｉ！ｌアルイ
シライシ型のパッケージ（３）を用いたＩＣ（４１をづ
リシト基板に実装する場合において、左側の端子ヒ−＞
ｈ＞［Ｆ］）Ｃ）・・・にＩＣ（４）の右側に配置され
る部品を接続するとき、あるいは、上方の端子ヒ−ＪＩ
Ａ）（Ｇ）・・・にＩＣ（４１の下側に配置される部品
を接続するとき、ＩＣ（４１の機能回路の入出力端子が
それぞれ端子ビシ幻〜ＩＬ）に固定的に接続されている
ため、配線がきわめて複雑になり１．；Ｐシバ線などが
必要になることもあり、配線上の制約から高密度実装が
できなくなる場合があった。本発明は上記の点に鑑みて
為されたものである。
以下、実施例について図を用いて説明する。第２図乃至
第４図は本発明一実施例を示すもので、（３）ね：夕づ
ルヅユアルイシライシ型のパッケージであり、内側のデ
ュアルイシライシ配列の端子ビシ（ａ）〜（ｐ）と、外
側のデュアルイシライシ配列の端子ピン（Ａ）〜（Ｐ）
とが形成されている。このパッケージ（３）内には各種
機能を実現する機能回路を集積形成したＩＣチップｆｌ
＋が収納され、工Ｃチップ（１）には（３）の端子ビシ
（Ａ）〜Ｑ））との接続関係がづ０グラム自在なＰＲＯ
Ｍ部（２）が設けられており、ＰＲＯＭ部（２）へのプ
ログラムの書込みは入出力端子（Ａ）′〜（ｐ’＊ＶＣ
接続され九づ０ジラム用端子ヒシ（ａ）〜ω）および端
子ビシ囚〜（Ｐ）を用いて行々われる。なお、実施例で
はＰＲＯＭ部（２）は第４図（ａ）のように過電圧を印
加することによって逆直列接続されたタイオード（Ｄ＋
） （Ｄ２）のうち一方（Ｄ２）を破壊して導通させる
タイオード破壊型ＦＲＯＭあるいは同図缶）のように過
電流を流すことによってタイオード（Ｉ）＋）に直列接
続されたしユーズ（Ｆｕ）’に切断するヒユーズ切断型
ＦＲＯＭを用いており、づ０ジラムの書込みは一度だけ
行なえるようになっているが、ＭＡＯ８，ＭＮＯ８ＳＦ
ＡＭＯ８ＸＳＡＭＯ８型のＦＲＯＭを用いればプログラ
ムの書換えができることになる。
第４図は本発明一実施例を示すもので、（３）ね：夕づ
ルヅユアルイシライシ型のパッケージであり、内側のデ
ュアルイシライシ配列の端子ビシ（ａ）〜（ｐ）と、外
側のデュアルイシライシ配列の端子ピン（Ａ）〜（Ｐ）
とが形成されている。このパッケージ（３）内には各種
機能を実現する機能回路を集積形成したＩＣチップｆｌ
＋が収納され、工Ｃチップ（１）には（３）の端子ビシ
（Ａ）〜Ｑ））との接続関係がづ０グラム自在なＰＲＯ
Ｍ部（２）が設けられており、ＰＲＯＭ部（２）へのプ
ログラムの書込みは入出力端子（Ａ）′〜（ｐ’＊ＶＣ
接続され九づ０ジラム用端子ヒシ（ａ）〜ω）および端
子ビシ囚〜（Ｐ）を用いて行々われる。なお、実施例で
はＰＲＯＭ部（２）は第４図（ａ）のように過電圧を印
加することによって逆直列接続されたタイオード（Ｄ＋
） （Ｄ２）のうち一方（Ｄ２）を破壊して導通させる
タイオード破壊型ＦＲＯＭあるいは同図缶）のように過
電流を流すことによってタイオード（Ｉ）＋）に直列接
続されたしユーズ（Ｆｕ）’に切断するヒユーズ切断型
ＦＲＯＭを用いており、づ０ジラムの書込みは一度だけ
行なえるようになっているが、ＭＡＯ８，ＭＮＯ８ＳＦ
ＡＭＯ８ＸＳＡＭＯ８型のＦＲＯＭを用いればプログラ
ムの書換えができることになる。
いま、第４図（ａ）に示すようなタイオート破壊型のＦ
ＲＯＭを用いた場合において、例えば斜線丸印の部分の
タイオード（Ｄ２）を破壊して導通させると、入出力端
子（４）′→端端子コシ２）、入出力端子ＣＢ）’→端
子ピーＪ（ト）、入出力端子（Ｃ）′→→子ピン（Ｃ）
、入出力端子（ハ）′→→子ビシ（Ｂ）がそれぞれ接続
されることになり、入出力端子（３）′〜ｅ）′をどの
端子ビシ囚）〜（Ｐ）に接続するかは任意に設定できる
。したがって、ＩＣ１４１をプリシト基板に実装した場
合における他の部品との相対位置および接続関係を考慮
して配線が最も簡単になるようにＩＣ（４１の端子位置
を設定すれば良いことになる。なおＦＲＯＭへの接続プ
ログラムの書込みは一般に用いられているＦＲＯＭライ
タにて行なわれる。
ＲＯＭを用いた場合において、例えば斜線丸印の部分の
タイオード（Ｄ２）を破壊して導通させると、入出力端
子（４）′→端端子コシ２）、入出力端子ＣＢ）’→端
子ピーＪ（ト）、入出力端子（Ｃ）′→→子ピン（Ｃ）
、入出力端子（ハ）′→→子ビシ（Ｂ）がそれぞれ接続
されることになり、入出力端子（３）′〜ｅ）′をどの
端子ビシ囚）〜（Ｐ）に接続するかは任意に設定できる
。したがって、ＩＣ１４１をプリシト基板に実装した場
合における他の部品との相対位置および接続関係を考慮
して配線が最も簡単になるようにＩＣ（４１の端子位置
を設定すれば良いことになる。なおＦＲＯＭへの接続プ
ログラムの書込みは一般に用いられているＦＲＯＭライ
タにて行なわれる。
本発明は上述のように、機能回路の入出力端子とパッケ
ージの端子ビシとの接続関係をプログラム自在とするＰ
ＲＯＭ部をＩＣチップ内に設けたものであり、ＰＲＯＭ
部に接続関係をプログラムすることによってＩＣの端子
位置を必要に応じて容易に変更することができるので、
づリシト基板への実装時における配線が簡略化され、か
つ高密度実装が可能となるという利点がある。
ージの端子ビシとの接続関係をプログラム自在とするＰ
ＲＯＭ部をＩＣチップ内に設けたものであり、ＰＲＯＭ
部に接続関係をプログラムすることによってＩＣの端子
位置を必要に応じて容易に変更することができるので、
づリシト基板への実装時における配線が簡略化され、か
つ高密度実装が可能となるという利点がある。
第１図は本発明に係るＩＣの上面図、第２図（ａ）は本
発明一実施例の下面図、同図（ｂ）は同上の正面図、第
３図は同上のＩＣチップの概略構成図、第４図（ａ）
（ｂ）は同上の要部回路例を示す図である。 （１）はＩＣチップ、（２）はＰＲＯＭ部、（３）はパ
ッケージ、（４）′〜ａ？）′は入出力端子、■〜（Ｐ
）は端子ビシである。 代理人 弁理士 石 １）長 上 第１図 Φ 第２図 （ａ）
発明一実施例の下面図、同図（ｂ）は同上の正面図、第
３図は同上のＩＣチップの概略構成図、第４図（ａ）
（ｂ）は同上の要部回路例を示す図である。 （１）はＩＣチップ、（２）はＰＲＯＭ部、（３）はパ
ッケージ、（４）′〜ａ？）′は入出力端子、■〜（Ｐ
）は端子ビシである。 代理人 弁理士 石 １）長 上 第１図 Φ 第２図 （ａ）
Claims (1)
- ｆｉｌ 各種機能を実現する機能回路を集積形成した
ＩＣチップを多数の端子ピンを有するパッケージに収納
して成るＩＣにおいて、機能回路の入出力端子とパッケ
ージの端子ピンとの接続関係をプログラム自任とするＰ
ＲＯＭ部を上記ＩＣチップ内に設けて成ることを特徴と
する端子位置可変工０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093544A JPS58210637A (ja) | 1982-05-31 | 1982-05-31 | 端子位置可変ｉｃ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57093544A JPS58210637A (ja) | 1982-05-31 | 1982-05-31 | 端子位置可変ｉｃ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58210637A true JPS58210637A (ja) | 1983-12-07 |
Family
ID=14085205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57093544A Pending JPS58210637A (ja) | 1982-05-31 | 1982-05-31 | 端子位置可変ｉｃ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58210637A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290748A (ja) * | 1985-06-19 | 1986-12-20 | Toshiba Corp | メモリモジユ−ル |
| WO2022057219A1 (zh) * | 2020-09-18 | 2022-03-24 | 无锡翼盟电子科技有限公司 | 一种用于打印设备耗材芯片防止高压击穿电路 |
-
1982
- 1982-05-31 JP JP57093544A patent/JPS58210637A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61290748A (ja) * | 1985-06-19 | 1986-12-20 | Toshiba Corp | メモリモジユ−ル |
| WO2022057219A1 (zh) * | 2020-09-18 | 2022-03-24 | 无锡翼盟电子科技有限公司 | 一种用于打印设备耗材芯片防止高压击穿电路 |
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