JPS6020932Y2 - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6020932Y2 JPS6020932Y2 JP1979013495U JP1349579U JPS6020932Y2 JP S6020932 Y2 JPS6020932 Y2 JP S6020932Y2 JP 1979013495 U JP1979013495 U JP 1979013495U JP 1349579 U JP1349579 U JP 1349579U JP S6020932 Y2 JPS6020932 Y2 JP S6020932Y2
- Authority
- JP
- Japan
- Prior art keywords
- terminals
- external lead
- wiring
- memory
- electronic component
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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- Lead Frames For Integrated Circuits (AREA)
Description
【考案の詳細な説明】
本考案は半導体装置の容器に関するものである。
半導体装置は配線基板や他の電子部品等と接続するため
に外部リード端子を有している。
に外部リード端子を有している。
この外部リード端子は１チツプ内に形成される素子数の
集積度が向上すればするほどその数が多くなり、半導体
装置自体の大きさが増大することとなるため実装基板を
占有する面積が大きくなる欠点があった。
集積度が向上すればするほどその数が多くなり、半導体
装置自体の大きさが増大することとなるため実装基板を
占有する面積が大きくなる欠点があった。
またある単一の電子部品と接続するためだけの外部リー
ド端子を有する半導体装置では、その外部リード端子が
他の外部リード端子と同一の所から同一方向に取り出さ
れているため配線基板の配線を介してその電子部品を接
続しなければならない。
ド端子を有する半導体装置では、その外部リード端子が
他の外部リード端子と同一の所から同一方向に取り出さ
れているため配線基板の配線を介してその電子部品を接
続しなければならない。
従って、配線基板の配線が複雑になったり多層配線技術
が必要となり、さらに前記した単一の電子部品が占める
実装面積やそれと接続するための外部リード端子分だけ
半導体装置自体の大きさが大きくなり配線基板が大きく
なっていた。
が必要となり、さらに前記した単一の電子部品が占める
実装面積やそれと接続するための外部リード端子分だけ
半導体装置自体の大きさが大きくなり配線基板が大きく
なっていた。
本考案は以上の点を考慮して、配線基板の太きさを増大
させることなく、逆に同一大きさの配線基板に実装する
実装密度を向上し得る半導体装置を提供するものである
。
させることなく、逆に同一大きさの配線基板に実装する
実装密度を向上し得る半導体装置を提供するものである
。
本考案によれば、外部リードを有する半導体装置で、そ
の外部リードが形成されている面とは別の面に他の電子
部品を接続することができる接続端子を備えた半導体装
置をえる。
の外部リードが形成されている面とは別の面に他の電子
部品を接続することができる接続端子を備えた半導体装
置をえる。
本考案では、単一の電子部品だけと接続するための外部
リード端子は、それら外部リード端子が設けられている
所とは別の半導体容器の一表面（例えば外部リードが側
面ならば接続端子は上面）にその単一の電子部品と接続
するための接続端子として設けるため、その部分に電子
部品を直接取りつけることができ、配線基板に半導体装
置および電子部品の相方を取りつける必要もないので基
板の実装面積が向上し、基板の配線も簡単になる。
リード端子は、それら外部リード端子が設けられている
所とは別の半導体容器の一表面（例えば外部リードが側
面ならば接続端子は上面）にその単一の電子部品と接続
するための接続端子として設けるため、その部分に電子
部品を直接取りつけることができ、配線基板に半導体装
置および電子部品の相方を取りつける必要もないので基
板の実装面積が向上し、基板の配線も簡単になる。
接続端子として設ける外部リード端子は何も上記に限る
必要はなく、複数個の他の電子部品や外部回路と接続す
る必要のある外部リード端子も同じように接続端子とし
て外部リード端子と一緒に設ければ、複数個の電子部品
の内１個を直接接続端子に取いつけることによりその部
分の実装面積が不要となるための実装密度が向上し、配
線基板の縮小化も可能となり、さらに配線の簡単化も可
能となる。
必要はなく、複数個の他の電子部品や外部回路と接続す
る必要のある外部リード端子も同じように接続端子とし
て外部リード端子と一緒に設ければ、複数個の電子部品
の内１個を直接接続端子に取いつけることによりその部
分の実装面積が不要となるための実装密度が向上し、配
線基板の縮小化も可能となり、さらに配線の簡単化も可
能となる。
次に本考案を図面を用いてより詳細に説明する。
第１図は、従来のディジタル回路で数多く使用されてい
るデュアルインラインパッケージ型集積回路装置の平面
図で、マイクロコンピュータを構成する中央演算処理装
置の平面図である。
るデュアルインラインパッケージ型集積回路装置の平面
図で、マイクロコンピュータを構成する中央演算処理装
置の平面図である。
中央演算処理装置１はその記憶部となる読み出し書き込
み可能メモＩＪ （ＲＡＭ、図示せず）や動作仕様を提
供する読み出し専用メモリ（ＲＯＭ、図示せず）等を必
要とするため、これらメモリとの接続のタメアドレスバ
ス用端子、インストラクション用端子等の外部リード端
子２を必要とし、そのために外部リード端子２のピン数
が大巾に増加し、総体的にパッケージも大きなものとな
る。
み可能メモＩＪ （ＲＡＭ、図示せず）や動作仕様を提
供する読み出し専用メモリ（ＲＯＭ、図示せず）等を必
要とするため、これらメモリとの接続のタメアドレスバ
ス用端子、インストラクション用端子等の外部リード端
子２を必要とし、そのために外部リード端子２のピン数
が大巾に増加し、総体的にパッケージも大きなものとな
る。
このため基板の実装面積を占有する割合いが大きくなる
欠点があった。
欠点があった。
さらにＲＡＭやＲＯＭのメモリ等を内蔵した１チツプマ
イクロコンピユータを製作する際、そのソフトウェア及
びハードウニ開発に使用される評価用チップではプログ
ラム格納用のメモリが内蔵されていなく、又その他評価
用の端子が増え実際に使用される１チツプマイクロコン
ピユータとの端子数が大巾に違うため、１チツプマイク
ロコンピユータ用の配線パターン等を作り直す必要が生
じる等応用製品での実装試験上不利であった。
イクロコンピユータを製作する際、そのソフトウェア及
びハードウニ開発に使用される評価用チップではプログ
ラム格納用のメモリが内蔵されていなく、又その他評価
用の端子が増え実際に使用される１チツプマイクロコン
ピユータとの端子数が大巾に違うため、１チツプマイク
ロコンピユータ用の配線パターン等を作り直す必要が生
じる等応用製品での実装試験上不利であった。
本考案は以上の問題点を解決できるようにしたものであ
る。
る。
第２図は本考案の一実施例令示す半導体装置の平面図で
あり、デュアルインラインパッケージ型集積回路装置で
ある中央演算処理装置の平面図である。
あり、デュアルインラインパッケージ型集積回路装置で
ある中央演算処理装置の平面図である。
第３図は第２図の中央演算処理装置（以下、ＣＰＵとい
う）３にメモリ６を塔載した場合の正面図である。
う）３にメモリ６を塔載した場合の正面図である。
第２図において、ＣＰＵ３の側面の外部リード端子４は
１１０端子、電源端子、クロック端子等で、あり、パッ
ケージ上面の挿入用接続端子５はメモリ６との接続に必
要なアドレスバス、インストラクションバス、電源端子
等である。
１１０端子、電源端子、クロック端子等で、あり、パッ
ケージ上面の挿入用接続端子５はメモリ６との接続に必
要なアドレスバス、インストラクションバス、電源端子
等である。
メモリ６をｃｐｕ ３に塔載するには、挿入作用接続端
子５がメモリ６のリード線を金属の弾性作用を利用して
はさみ込むような形状に形成されているためハンダ付等
を施す必要なくおし込むだけでＣＰＵ ３に固定される
。
子５がメモリ６のリード線を金属の弾性作用を利用して
はさみ込むような形状に形成されているためハンダ付等
を施す必要なくおし込むだけでＣＰＵ ３に固定される
。
これらの図から分からように他の部品と接続可能な端子
５をその機能によってＣＰＵ ３のパッケージ上面に設
ける事により、従来に比べ実装上では占有面積はメモリ
６をも含め小さくでき、実装上非常に有利となる。
５をその機能によってＣＰＵ ３のパッケージ上面に設
ける事により、従来に比べ実装上では占有面積はメモリ
６をも含め小さくでき、実装上非常に有利となる。
またメモリ６との配線が不要となるためｃｐｕ ３を接
続する配線基板の配線も簡略化できる。
続する配線基板の配線も簡略化できる。
このように本考案によれば、配線基板上の半導体装置や
回路部品等の実装密度が向上し、そのめ配線基板の縮少
化や配線の簡単化が可能となる。
回路部品等の実装密度が向上し、そのめ配線基板の縮少
化や配線の簡単化が可能となる。
また、本考案は実施例のようにデュアルインラインパッ
ケージ型集積回路装置以外の半導体装置例えば、モール
ド樹脂トランジスタ、セラミックあるいはプラスチック
パッケージ半導体装置等のすべての半導体装置に適応し
うる。
ケージ型集積回路装置以外の半導体装置例えば、モール
ド樹脂トランジスタ、セラミックあるいはプラスチック
パッケージ半導体装置等のすべての半導体装置に適応し
うる。
尚、接続端子５は本実施例で説明した形状に限る必要は
なく、半田等のロー付性が良好な金属板や金属棒のよう
な形状でもよく、この場合は半田等のロー材で他の電子
部品を半導体装置にとりつける。
なく、半田等のロー付性が良好な金属板や金属棒のよう
な形状でもよく、この場合は半田等のロー材で他の電子
部品を半導体装置にとりつける。
第１図は従来のデュアルインラインパッケージ型集積回
路装置の平面図、第２図は本考案の一実施例を示す中央
演算処理装置の平面図、第３図第２図の中央演算処理装
置３にメモリ６を塔載したときの正面図である。 １．３・・・・・・中央演算処理装置、２，４・・・・
・・外部リード端子、５・・・・・・接続端子、６・・
・・・・メモリ。
路装置の平面図、第２図は本考案の一実施例を示す中央
演算処理装置の平面図、第３図第２図の中央演算処理装
置３にメモリ６を塔載したときの正面図である。 １．３・・・・・・中央演算処理装置、２，４・・・・
・・外部リード端子、５・・・・・・接続端子、６・・
・・・・メモリ。
Claims (2)
- （１）外部リード端子を有する半導体装置において、該
外部リード端子がある面とは異なる面に他の電子部品と
接続できる接続端子を備えたことを特徴とする半導体装
置。 - （２）前記接続端子は前記他の電子部品を挿入によって
前記他の電子部品と接続できる形状であることを特徴と
する実用新案登録請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979013495U JPS6020932Y2 (ja) | 1979-02-05 | 1979-02-05 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1979013495U JPS6020932Y2 (ja) | 1979-02-05 | 1979-02-05 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55115061U JPS55115061U (ja) | 1980-08-13 |
| JPS6020932Y2 true JPS6020932Y2 (ja) | 1985-06-22 |
Family
ID=28831691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1979013495U Expired JPS6020932Y2 (ja) | 1979-02-05 | 1979-02-05 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6020932Y2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58106854A (ja) * | 1981-12-18 | 1983-06-25 | Nec Corp | 集積回路 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3761770A (en) * | 1970-06-22 | 1973-09-25 | Bunker Ramo | Combined component and interconnection module and method of making |
| JPS5066168A (ja) * | 1973-10-12 | 1975-06-04 | ||
| JPS529827A (en) * | 1975-07-13 | 1977-01-25 | Toyonaka Kenkyusho:Kk | Antiparallel dc power sorce device |
| JPS5238910U (ja) * | 1975-09-11 | 1977-03-18 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53122159U (ja) * | 1977-03-07 | 1978-09-28 |
-
1979
- 1979-02-05 JP JP1979013495U patent/JPS6020932Y2/ja not_active Expired
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3761770A (en) * | 1970-06-22 | 1973-09-25 | Bunker Ramo | Combined component and interconnection module and method of making |
| JPS5066168A (ja) * | 1973-10-12 | 1975-06-04 | ||
| JPS529827A (en) * | 1975-07-13 | 1977-01-25 | Toyonaka Kenkyusho:Kk | Antiparallel dc power sorce device |
| JPS5238910U (ja) * | 1975-09-11 | 1977-03-18 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55115061U (ja) | 1980-08-13 |
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