JPH04183113A - プログラマブル・ロジック・デバイス - Google Patents
プログラマブル・ロジック・デバイスInfo
- Publication number
- JPH04183113A JPH04183113A JP2311569A JP31156990A JPH04183113A JP H04183113 A JPH04183113 A JP H04183113A JP 2311569 A JP2311569 A JP 2311569A JP 31156990 A JP31156990 A JP 31156990A JP H04183113 A JPH04183113 A JP H04183113A
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- JP
- Japan
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- input
- switch
- pld
- pull
- pin
- Prior art date
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- Pending
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- 238000004549 pulsed laser deposition Methods 0.000 description 31
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 229940036310 program Drugs 0.000 description 1
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要］
プログラマブル・ロジック・デバイス（’Ｐ ＬＤ）に
関し、 未使用ピンを自動的にプルアップすることができるよう
にして、未使用ピンの外部的な処理を不要にすることが
できるＰＬＤを提供することを目的とし、 プログラマブル・ロジック・デバイスにおいて、入力専
用ピンの未使用時、スイッチと、該スイッチのオン時、
入力バッファの入力側を電源にプルアップしまたはプル
ダウンする抵抗とを設けて、該スイッチをオンにするよ
うに制御することによって構成し、また、プログラマブ
ル・ロジック・デバイスにおいて、入出力ピンの未使用
時、人出カバッファを不使用状態にするとともに、スイ
ッチと、該スイッチのオン時、入力バッファの入力側を
電源にプルアップしまたはプルダウンする抵抗とを設け
て、該スイッチをオンにするように制御することによっ
て構成する。
関し、 未使用ピンを自動的にプルアップすることができるよう
にして、未使用ピンの外部的な処理を不要にすることが
できるＰＬＤを提供することを目的とし、 プログラマブル・ロジック・デバイスにおいて、入力専
用ピンの未使用時、スイッチと、該スイッチのオン時、
入力バッファの入力側を電源にプルアップしまたはプル
ダウンする抵抗とを設けて、該スイッチをオンにするよ
うに制御することによって構成し、また、プログラマブ
ル・ロジック・デバイスにおいて、入出力ピンの未使用
時、人出カバッファを不使用状態にするとともに、スイ
ッチと、該スイッチのオン時、入力バッファの入力側を
電源にプルアップしまたはプルダウンする抵抗とを設け
て、該スイッチをオンにするように制御することによっ
て構成する。
（産業上の利用分野：
本発明は、プログラマブル・ロジック・デバイス（以下
ＰＬＤと略す）に関し、特に、未使用ビンを自動的にプ
ルアップすることができるＰＬＤに関するものである。
ＰＬＤと略す）に関し、特に、未使用ビンを自動的にプ
ルアップすることができるＰＬＤに関するものである。
ＰＬＤは、汎用の論理素子であって、内部接続を任意に
プログラムすることによって、特定用途の論理回路を構
成できるものである。
プログラムすることによって、特定用途の論理回路を構
成できるものである。
このようなＰＬＤは、未使用ピンを指定するだけで、自
動的に未使用ピンをプルアップ処理できることが要望さ
れる。
動的に未使用ピンをプルアップ処理できることが要望さ
れる。
第４図は、ＰＵＤの入力専用ビンの等価回路を示したも
のであって、入力ピンから入カバ・ンファ１１を経て内
部回路に接続されることが示されている。
のであって、入力ピンから入カバ・ンファ１１を経て内
部回路に接続されることが示されている。
なお、入力ビンからプログラム／ベリファイ（Ｐｒｏｇ
ｒａｍ ／Ｖｅｒｉｆｙ）回路に接続されていて、メモ
リセル内にプログラムを書き込み、またはプログラムさ
れたものを検証するために、書き込まれたデータを読み
出すことができるようになっている。
ｒａｍ ／Ｖｅｒｉｆｙ）回路に接続されていて、メモ
リセル内にプログラムを書き込み、またはプログラムさ
れたものを検証するために、書き込まれたデータを読み
出すことができるようになっている。
第５図は、入力バッファの構成を示したものであって、
ＥＰＲＯＭプロセスの場合、入力バッファ１１は、図示
のようなバッファ回路１２からなっている。
ＥＰＲＯＭプロセスの場合、入力バッファ１１は、図示
のようなバッファ回路１２からなっている。
従来のＰＬＤ （例えばＰＡＬ １６ Ｌ等）において
は、入力専用ピンを使用しない場合には、ＰＬＤの外部
ビンをプルアップまたはプルダウンして回路を安定化す
ることが必要であった。
は、入力専用ピンを使用しない場合には、ＰＬＤの外部
ビンをプルアップまたはプルダウンして回路を安定化す
ることが必要であった。
第６図は、ＰＬＤの入出力ビンの等価回路を示したもの
であって、入出力ピンから入力バッファ１３を経て内部
回路に接続されるとともに、Ｉ１０制御信号によって入
出力（Ｉｌｏ）制御されるＩ１０バッファ１４を経て、
内部回路から入出力ピンに接続されることが示されてい
る。なお、この場合も入出力ピンからプログラム／ベリ
ファイ回路に接続されている。
であって、入出力ピンから入力バッファ１３を経て内部
回路に接続されるとともに、Ｉ１０制御信号によって入
出力（Ｉｌｏ）制御されるＩ１０バッファ１４を経て、
内部回路から入出力ピンに接続されることが示されてい
る。なお、この場合も入出力ピンからプログラム／ベリ
ファイ回路に接続されている。
従来、使用しない入出力ピンの場合には、回路設計時に
ダミーの出力ビンとして、“′Ｈ”または°“Ｌ ”に
固定するか、または入力ピンとして定義して、未使用の
入力専用ピンと同様に外部でプルアップする等の空きビ
ン処理を行うことが必要であった。
ダミーの出力ビンとして、“′Ｈ”または°“Ｌ ”に
固定するか、または入力ピンとして定義して、未使用の
入力専用ピンと同様に外部でプルアップする等の空きビ
ン処理を行うことが必要であった。
しかしながらＰＬＤにおいてこのような未使用ピンのプ
ルアップ、プルダウン等の処理を行うことは手間がかか
るだけでなく、処理もれ等の人為的ミスを誘発するおそ
れもあって、好ましいことではなかった。
ルアップ、プルダウン等の処理を行うことは手間がかか
るだけでなく、処理もれ等の人為的ミスを誘発するおそ
れもあって、好ましいことではなかった。
本発明はこのような従来技術の課題を解決しようとする
ものであって、ＰＬＤにおいて、未使用ピンを自動的に
プルアップすることができるようにして、未使用ピンの
外部的な処理を不要にすることができるＰＬＤを提供す
ることを目的としている。
ものであって、ＰＬＤにおいて、未使用ピンを自動的に
プルアップすることができるようにして、未使用ピンの
外部的な処理を不要にすることができるＰＬＤを提供す
ることを目的としている。
第１図（ａ）、（ハ）は本発明の原理的構成を示したも
のである。
のである。
本発明は第１図（ａ）にその原理的構成を示すように、
プログラマブル・ロジック・デバイスにおいて、入力専
用ピンの未使用時、スイッチ１５と、このスイッチ１５
のオン時、入力バッファ１１の入力側を電源にプルアッ
プしまたはプルダウンする抵抗１６とを設けて、このス
イッチ１５をオンにするように制御するものである。
プログラマブル・ロジック・デバイスにおいて、入力専
用ピンの未使用時、スイッチ１５と、このスイッチ１５
のオン時、入力バッファ１１の入力側を電源にプルアッ
プしまたはプルダウンする抵抗１６とを設けて、このス
イッチ１５をオンにするように制御するものである。
また本発明は、第１図（ｂ）にその原理的構成を示すよ
うに、プログラマブル・ロジック・デバイスにおいて、
入出力ピンの未使用時、入出力バッファ１４を不使用状
態にするとともに、スイッチ１７と、このスイッチ１７
のオン時、入力バッファ１３の入力側を電源にプルアッ
プしまたはプルダうンする抵抗１８とを設けて、このス
イッチ１７をオンにするように制御するものである。
うに、プログラマブル・ロジック・デバイスにおいて、
入出力ピンの未使用時、入出力バッファ１４を不使用状
態にするとともに、スイッチ１７と、このスイッチ１７
のオン時、入力バッファ１３の入力側を電源にプルアッ
プしまたはプルダうンする抵抗１８とを設けて、このス
イッチ１７をオンにするように制御するものである。
ＰＬＤにおいて、入力専用ピンの未使用時、抵抗を介し
て入力バッファの入力側を電源にプルアップしまたはプ
ルダウンするスイッチを設けて、このスイッチをオンに
するように制御するので、未使用ピンを自動的にプルア
ップすることができ、未使用ピンの外部的な処理が不要
となる。
て入力バッファの入力側を電源にプルアップしまたはプ
ルダウンするスイッチを設けて、このスイッチをオンに
するように制御するので、未使用ピンを自動的にプルア
ップすることができ、未使用ピンの外部的な処理が不要
となる。
またＰＬＤにおいて、入出力ピンの未使用時、人出カバ
ソファを不使用状態にするとともに、抵抗を介して入力
バッファの入力端を電源にプルアップしまたはプルダウ
ンするスイッチを設けて、このスイッチをオンにするよ
うに制御するので、未使用ピンを自動的にプルアップす
ることができ、未使用ピンの外部的な処理が不要となる
。
ソファを不使用状態にするとともに、抵抗を介して入力
バッファの入力端を電源にプルアップしまたはプルダウ
ンするスイッチを設けて、このスイッチをオンにするよ
うに制御するので、未使用ピンを自動的にプルアップす
ることができ、未使用ピンの外部的な処理が不要となる
。
第２図は、本発明の一実施例の未使用入力専用ピンのプ
ルアンプ処理回路を示したものであって、第３図におけ
ると同じものを同じ番号で示し、１５はプルアップ用め
スイッチ、１６はプルアップ用の抵抗である。
ルアンプ処理回路を示したものであって、第３図におけ
ると同じものを同じ番号で示し、１５はプルアップ用め
スイッチ、１６はプルアップ用の抵抗である。
第２回の回路においては、ＰＬＤのプログラマブル性を
利用して、入力専用ビンにスイッチ１５゜抵抗１６から
なるプルアップ回路を接続するように構成している。
利用して、入力専用ビンにスイッチ１５゜抵抗１６から
なるプルアップ回路を接続するように構成している。
すなわち、入力専用ピンを使用しない場合には、ＰＬＤ
の設計時、周知のＰＬＤ開発ツールによって、その入出
力専用ピンが未使用ピンであることを定義すると、ヒユ
ーズ・データがＰＬＤに対して出力されて、プルアップ
制御回路からの制御に応して、スイッチ１５がオンにな
って、抵抗１６を経て電源ｖＣＣから入力ピンがプルア
ップされるような、プルアップ回路が書き込まれる。
の設計時、周知のＰＬＤ開発ツールによって、その入出
力専用ピンが未使用ピンであることを定義すると、ヒユ
ーズ・データがＰＬＤに対して出力されて、プルアップ
制御回路からの制御に応して、スイッチ１５がオンにな
って、抵抗１６を経て電源ｖＣＣから入力ピンがプルア
ップされるような、プルアップ回路が書き込まれる。
ＰＬＤ開発ツールには、このようなプログラムが予め組
み込まれている。
み込まれている。
従って本発明によれば、未使用の入力専用ビンはＰＬＤ
内部でプルアップ処理され、従来のようにＰＬＤ外部で
プルアンプ処理を行う必要がなくなる。
内部でプルアップ処理され、従来のようにＰＬＤ外部で
プルアンプ処理を行う必要がなくなる。
なお、この場合も、入力ピンからプログラム／ベリファ
イ回路に接続されることによって、メモリセル内にプロ
グラムを書き込み、またはプログラムされたものを検証
するために書き込まれたデータを読み出すことができる
ようになっており、このような処理を行う場合には、プ
ルアップ制御回路からスイッチ１５をオフにするように
制御できるので、プログラム／ベリファイ回路の動作に
支障を生じることはない。
イ回路に接続されることによって、メモリセル内にプロ
グラムを書き込み、またはプログラムされたものを検証
するために書き込まれたデータを読み出すことができる
ようになっており、このような処理を行う場合には、プ
ルアップ制御回路からスイッチ１５をオフにするように
制御できるので、プログラム／ベリファイ回路の動作に
支障を生じることはない。
第３図は、本発明の一実施例の未使用入出力ピンのプル
アップ処理回路を示したものであって、第６図における
と同じものを同じ番号で示し、１７はプルアップ用のス
イッチ、１８はプルアンプ用の抵抗である。
アップ処理回路を示したものであって、第６図における
と同じものを同じ番号で示し、１７はプルアップ用のス
イッチ、１８はプルアンプ用の抵抗である。
第３図の回路においては、ＰＬＤのプログラマブル性を
利用して、入出力ピンにスイッチ１７゜抵抗１８からな
るプルアップ回路を接続するように構成している。
利用して、入出力ピンにスイッチ１７゜抵抗１８からな
るプルアップ回路を接続するように構成している。
すなわち、入出力ピンを使用しない場合には、ＰＬＤの
設計時、周知のＰＬＤ開発ツールによって、その入出力
ピンが未使用ピンであることを定義すると、ヒユーズ・
データがＰＬＤに対して出力されて、Ｉ１０制御信号に
基づくＩ１０制御によって、Ｉ１０バッファ１４がハイ
・インピーダンス状態（入力ピンモード）に設定され、
かつプルアップ制御回路からの制御に応じて、スイッチ
１７がオンになって、抵抗１８を経て電源ｖＣＣから入
出力ピンがプルアップされるような、プルアップ回路が
書き込まれる。
設計時、周知のＰＬＤ開発ツールによって、その入出力
ピンが未使用ピンであることを定義すると、ヒユーズ・
データがＰＬＤに対して出力されて、Ｉ１０制御信号に
基づくＩ１０制御によって、Ｉ１０バッファ１４がハイ
・インピーダンス状態（入力ピンモード）に設定され、
かつプルアップ制御回路からの制御に応じて、スイッチ
１７がオンになって、抵抗１８を経て電源ｖＣＣから入
出力ピンがプルアップされるような、プルアップ回路が
書き込まれる。
ＰＬＤ開発ツールには、このようなプログラムが予め組
み込まれている。
み込まれている。
従って本発明によれば、未使用の入出力ピンが入力ピン
として設定され、かつＰＬＤ内部でプルアップ処理され
るので、従来のようにＰＬＤ外部でプルアップ処理を行
う必要がなくなる。
として設定され、かつＰＬＤ内部でプルアップ処理され
るので、従来のようにＰＬＤ外部でプルアップ処理を行
う必要がなくなる。
なお、この場合も、入出力ピンからプログラム／ベリフ
ァイ回路に接続されることによって、メモリセル内にプ
ログラムを書き込み、またはプログラムされたものを検
証するために書き込まれたデータを読み出すことができ
るようになっており、このような処理を行う場合には、
プルアップ制御回路からスイッチ１７をオフにするよう
に制御できるので、プログラム／ベリファイ回路の動作
に支障を生じることはない。
ァイ回路に接続されることによって、メモリセル内にプ
ログラムを書き込み、またはプログラムされたものを検
証するために書き込まれたデータを読み出すことができ
るようになっており、このような処理を行う場合には、
プルアップ制御回路からスイッチ１７をオフにするよう
に制御できるので、プログラム／ベリファイ回路の動作
に支障を生じることはない。
なお以上の実施例においては、未使用ピンをプルアップ
処理する場合に付いて説明したが、同じ構成によってプ
ルダウン処理を行うことも可能である。
処理する場合に付いて説明したが、同じ構成によってプ
ルダウン処理を行うことも可能である。
〔発明の効果］
以上説明したように本発明によれば、ＰＬＤに対して、
ＰＬＤ開発ツールにおいて未使用ピンを指定するだけで
、自動的に未使用ピンがプルアップ処理されるので、外
部プルアップ処理のための部品が不要になるとともに、
製造工数を削減することができるので、コストダウンと
なる。
ＰＬＤ開発ツールにおいて未使用ピンを指定するだけで
、自動的に未使用ピンがプルアップ処理されるので、外
部プルアップ処理のための部品が不要になるとともに、
製造工数を削減することができるので、コストダウンと
なる。
さらに本発明によれば、従来のように未使用ピンを外部
回路でプルアップ処理する際の処理もれ等によって、デ
バイスの故障の原因となることが防止される。
回路でプルアップ処理する際の処理もれ等によって、デ
バイスの故障の原因となることが防止される。
第１図（ａ）、 （ｂ）は本発明の原理的構成を示す図
、第２図は本発明の一実施例の未使用入力専用ピンのプ
ルアップ処理回路を示す図、第３図は本発明の一実施例
の未使用入出力ピンのプルアップ処理回路を示す図、第
４図はＰＬＤの入力専用ピンの等価回路を示す図、第５
図は入力バッファの構成を示す図、第６図はＰＬＤの入
出力ピンの等価回路を示す図である。 １１．１３は入力ハッファ、１４は入出力ハッファ、１
５．１７はスイッチ、１６’、１８は抵抗である。
、第２図は本発明の一実施例の未使用入力専用ピンのプ
ルアップ処理回路を示す図、第３図は本発明の一実施例
の未使用入出力ピンのプルアップ処理回路を示す図、第
４図はＰＬＤの入力専用ピンの等価回路を示す図、第５
図は入力バッファの構成を示す図、第６図はＰＬＤの入
出力ピンの等価回路を示す図である。 １１．１３は入力ハッファ、１４は入出力ハッファ、１
５．１７はスイッチ、１６’、１８は抵抗である。
Claims (2)
- （１）プログラマブル・ロジック・デバイスにおいて、
入力専用ピンの未使用時、スイッチ（１５）と、該スイ
ッチ（１５）のオン時、入力バッファ（１１）の入力側
を電源にプルアップしまたはプルダウンする抵抗（１６
）とを設けて、該スイッチ（１５）をオンにするように
制御することを特徴とするプログラマブル・ロジック・
デバイス。 - （２）プログラマブル・ロジック・デバイスにおいて、
入出力ピンの未使用時、入出力バッファ（１４）を不使
用状態にするとともに、スイッチ（１７）と、該スイッ
チ（１７）のオン時、入力バッファ（１３）の入力側を
電源にプルアップしまたはプルダウンする抵抗（１８）
とを設けて、該スイッチ（１７）をオンにするように制
御することを特徴とするプログラマブル・ロジック・デ
バイス。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311569A JPH04183113A (ja) | 1990-11-19 | 1990-11-19 | プログラマブル・ロジック・デバイス |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2311569A JPH04183113A (ja) | 1990-11-19 | 1990-11-19 | プログラマブル・ロジック・デバイス |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04183113A true JPH04183113A (ja) | 1992-06-30 |
Family
ID=18018813
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2311569A Pending JPH04183113A (ja) | 1990-11-19 | 1990-11-19 | プログラマブル・ロジック・デバイス |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04183113A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100988035B1 (ko) * | 2010-03-19 | 2010-10-18 | 김민규 | 착탈식 피엘씨를 갖는 작물시설 제어장치 |
| JP2014200082A (ja) * | 2013-03-12 | 2014-10-23 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイス |
| JP2014200077A (ja) * | 2013-03-14 | 2014-10-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
-
1990
- 1990-11-19 JP JP2311569A patent/JPH04183113A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100988035B1 (ko) * | 2010-03-19 | 2010-10-18 | 김민규 | 착탈식 피엘씨를 갖는 작물시설 제어장치 |
| JP2014200082A (ja) * | 2013-03-12 | 2014-10-23 | 株式会社半導体エネルギー研究所 | プログラマブルロジックデバイス |
| JP2014200077A (ja) * | 2013-03-14 | 2014-10-23 | 株式会社半導体エネルギー研究所 | 半導体装置 |
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