JP2002505756A - 不揮発性素子を用いたプログラマブルロジックデバイスにおける構成制御 - Google Patents

Abstract

(57)【要約】 境界スキャンテスト回路（ＪＴＡＧ）インターフェイスを用いて、構成レジスタ（１５０）内の１組の構成ラッチ（１５１）に対しデータを与える。構成レジスタ（１５０）は、テストデータレジスタ（ＴＤＲ）（１８０）としてＪＴＡＧ構造内に含まれる。構成レジスタ（１５０）内の各構成ビットは、構成ラッチ（１５１）からなり、各構成ラッチ（１５１）の出力は出力論理マクロセル内の構成制御信号（１６０）として用いられる。構成レジスタの入力信号（１４９）は、構成、プロトタイピング、およびテストのために、１組の直列接続された構成ビット不揮発性素子センスラッチ（１２０）からまたはＪＴＡＧテストデータイン（ＴＤＩ）データピン（１０１）から選択的に与えられる。

Description

【発明の詳細な説明】 不揮発性素子を用いたプログラマブルロジックデバイスにおける構成制御 発明の分野 この発明は半導体集積回路に関し、より特定的にはプログラマブルロジックデ バイスの構成に関する。 背景技術 不揮発性素子の使用を実現するプログラマブルロジックデバイス（ＰＬＤ）は 周知である。ＰＬＤの初期開発段階では、基本的に行および列を形成する導体か らなり各交点に溶断可能なリンクが設けられた格子から構成されたアレイが用い られていた。データ出力は、デバイスのアドレス信号の所望の組合せ関数となる ようにプログラミングされていた。その後、積の和（ＳＯＰ）論理を発生すると いう特定的な目的で集積回路（ＩＣ）は設計された。不揮発性メモリ素子は、論 理ＡＮＤゲート（積項）を形成するようにＩＣ内で接続された。２つ以上のＡＮ Ｄゲートの出力を論理ＯＲゲートへの入力として接続することにより、ＯＲゲー トの出力はＳＯＰ論理関数を構成する。ＳＯＰ形式が選択された理由は、これが 当該技術では幅広く知られておりいかなる複雑な組合せ関数もＳＯＰ形式に縮小 できるということにある。したがって、ＩＣ内で利用可能な上記のようなＡＮＤ およびＯＲゲートが十分にあれば、このような組合せ関数をこのＩＣ内で実現す ることができる。 ＰＬＤのさらなる発展は、構成ビット（ＣＢ）を追加してＳＯＰ関数の出力フ オーマットをプログラミング可能に交互に変えることを含んでいた。これは出力 論理マクロセル（ＯＬＭＣ）の開発に繋がった。ＯＬＭＣは、組合せ出力もしく は入力のためまたは登録された出力のために構成可能なプログラマブルロジック 回路からなる。登録されたモードでは、出力はフリップフロップから出される。 ＯＬＭＣ組合せモード構成はプログラミングにより自動的に設定される。図４は 、２つの構成ビットを有する典型的なＯＬＭＣ５００のブロック図を示す。第１ の構成ビット５０１は、ＯＬＭＣが（フリップフロップ５０４を通して）登録さ れ たモードで動作しているのか、または組合せモードで動作しているのかを判断す る。第２の構成ビット５０２は、出力が「アクティブロー」なのか「アクティブ ハイ」なのかを判断する。４対１マルチプレクサ５０５は、その４つの入力ライ ンのうち１つを２つの構成ビット５０１および５０２の状態に基づいて出力トラ イステートバッファ５０７に接続する。２対１マルチプレクサ５０６は、トライ ステートバッファ５０７の出力５０８またはフリップフロップ５０４のＱ出力の うちいずれかをバッファ５０９を通してプログラマブルアレイに戻す。典型的な ＰＬＤでは、いくつかのＯＬＭＣを用い、その１つ１つをＳＯＰ項にあて、すべ てのＯＬＭＣレジスタに対し共通のクロックピンを用いる。最近の積項に基づい たＰＬＤは、積項の数を増やすことなくデバイスのフレキシビリティを高めるた めに、各ＯＬＭＣにおいてより多くの構成ビットを含んでいる。出力の極性およ び登録された出力信号と組合せ出力信号との間の選択に加え、こうしたＣＢは、 ＯＲゲート入力として以外に用いるための個々の積項のルーチング、代替クロッ クとデバイスレジスタのためのセットおよびプリセットソースとの間での選択、 ならびに代替出力イネーブル機能間の選択といった機能を果たす。 各ＯＬＭＣに多数のＣＢを含ませることは、ＯＬＭＣを多数の方法のいずれか で構成できるという結果に繋がる。（ＮのバイナリレベルのＣＢに対し、２^Nま でのこのような構成が可能であろう。）多数の構成に伴う困難の１つは、ＩＣ製 造者が各ＯＬＭＣを可能な構成各々に対しプログラミングし（潜在的に２^Nの組 合せ）、各構成をテストしてすべての構成が確実に正確に動作するようにしなけ ればならないことである。テストの量は独立した機能を別々に制御するＣＢのプ ログラミングおよびテストによりいくぶんは減じられるが、不揮発性素子から構 成されたＣＢのテストには非常にコストがかかる。たとえば、このような不揮発 性素子の中には消去および再プログラミングに１００ミリ秒以上かかるものがあ る。不揮発性素子のプログラミングは消去よりも時間を要することが多い。高密 度高性能ＰＬＤのテストに要するコストは時間に基づくので、デバイスの消去お よび再プログラミングにかかる時間が追加されると、デバイスの製造コストがさ らに上がる。したがって、ＰＬＤの製造のテスト段階中にＣＢを消去および再プ ログラミングするのに必要な時間の量を最小限にできることが有利となる。 ＣＢの再プログラミングのためのより高速な手段を提供するために用いること ができる方法が図５に示される。この方法では、各構成ビット（ＣＢ）６０４に ついてＩＣ内に双安定構成ラッチ（ＣＬ）６０３が含まれている。次にマクロセ ルがＣＬ６０３の出力を用いて構成制御信号６０５を発生する。最初にＩＣをパ ワーアップすると、センスイネーブル信号６０１がパルス化され、ＣＬ６０３の 状態はＣＢ６０４の不揮発性素子によりセットされる。次に、無効イネーブル信 号６０２を立上げることで別のデータ入力信号によりＣＬ６０３をセットすると 、以前にラッチにストアされていた不揮発性データが無効にされる。数ナノ秒未 満で簡単な双安定ラッチをセットすることができるので、ＣＢの論理状態を変更 するために必要な時間が大幅に短縮する。各ＣＢについてＣＬを含み入れること により、ＣＢ動作をテストするために必要な時間は、ＣＢの再プログラミングに より制限されることはないが、各構成について何個のテストベクトルをアサート する必要があるのか、およびベクトルをいかに迅速に与えることができるのかに よって制限される。先端テスト機器はテストベクトルを非常に迅速に与えること ができるので、全体としてかかる構成ビットテストの時間およびコストを大幅に 削減できる。 しかしながら、このようなＣＬテスト能力の以前の設計では、多数の外部デバ イスピンを用いてラッチのための入力データを与えることが必要である。多数の ピン接続はテストハードウェアを複雑化し、このようなハードウェアの開発およ び維持に要する時間およびコストが増す。他のＩＣテスト条件に対応するために 多数の方法が開発されており、その中には最小限の数の外部デバイスピンを用い るものがある。その方法の１つは、一般的にジョイントテストアクショングルー プJoint Test Action Group（ＪＴＡＧ）仕様と呼ばれているＩＥＥＥ仕様１１ ４９．１において記載されている。図６は、ＪＴＡＧテストを実現するのに必要 な外部ピン接続および内部回路のブロック図を示す。この方法は、命令レジスタ （ＩＲ）７０１、テストアクセスポート（ＴＡＰ）７０４、ＴＡＰ状態マシンを 含むＴＡＰコントローラ７０３、およびテストデータレジスタ（ＴＤＲ）７０２ を用い、標準化された４ピン（任意的に５ピン）外部インターフェイスを利用し たテスト機能を実現することを教示している。４（または５）ピン外部インター フェイスはテストアクセスポート（ＴＡＰ）７０４として知られている。必要な 外部ピンが小数であること以外にも、このＪＴＡＧ方法はまた、多数および多岐 にわたるデバイステストおよび動作機能にとって有用性があるという利点を有し ている。この方法は標準化されているので、テストシステムハードウェアおよび ソフトウェアを開発してこの方法を用いた新しいテスト特性をサポートすること は比較的簡単であり、したがってデバイスの製造者およびデバイスのユーザ双方 にとってコストの低いものとなる。ＪＴＡＧ方法の実現に関する詳細は以下に示 す。 発明の概要 したがってこの発明の目的は、積項を実現する不揮発性素子を含むＰＬＤを、 構成ビット不揮発性素子を無効にすることができるラッチを用いて再構成でき、 デバイスのインターフェイスが最小数の外部デバイスピンを用いるシステムを考 案することである。 この発明では、直列データストリームを用いて１組の構成ラッチ（ＣＬ）のた めのデータを与える。好ましい実施例では、ＪＴＡＧインターフェイスを用いて 構成レジスタ（ＣＲ）にデータを与える。ＣＲはテストデータレジスタ（ＴＤＲ ）としてＪＴＡＧ構造内に含まれる。ＣＲ内の各構成ビット（ＣＢ）はＣＬから なり、各ＣＬの出力はマクロセル内の構成制御信号として用いられる。ＣＲの入 力信号は、１組の直列接続されたＣＢ不揮発性素子のセンスラッチからまたは再 構成およびテストのためのＪＴＡＧテストデータイン（ＴＤＩ）データピンから 選択的に与えられる。 この発明が意図する代替実施例は、個々のＣＢ不揮発性素子から構成レジスタ ビットへの並列データ接続、多重並列ＣＲ、論理的に組合されて構成制御信号を 生成するＣＬおよび不揮発性素子出力、ならびにＣＢまたはＣＬへの制御信号の 追加を含み、構成制御信号は、ＣＢがプログラミングまたは消去されている間ま たはデータが構成ラッチに入力されている間には固定された状態に保たれる。さ らに、この発明のシステムを用いて、積項を実現するための不揮発性素子のみを 含むＰＬＤ内でマクロセル内のプログラマブルビット以外のプログラマブルビッ トを制御することができる（たとえばセキュリティビット、ピンアウト制御オプ ション、グローバル論理構成制御ビット、スピード／パワーオプション）。 この発明の種々の実施例については以下の説明においてより詳細に述べる。 図面の簡単な説明 図１は、標準のＪＴＡＧテスト構造において実現されるこの発明を示す、この 発明の好ましい実施例の概略ブロック図を示す。 図２は、ＪＴＡＧテスト構造の構成レジスタ部のみを示した、先行技術の発明 の代替実施例の概略ブロック図を示す。 図３は、この発明の枠内で構成ビットおよび構成ラッチ出力信号を論理的に組 合せる概略ブロック図を示す。 図４は、先行技術では既知の典型的な出力論理マクロセルの概略ブロック図を 示す。 図５は、先行技術では既知の、構成ビットへの構成ラッチ接続の概略ブロック 図を示す。 図６は、先行技術では既知の、ＩＥＥＥ１１４９．１−１９９０において規定 されたＪＴＡＧテストセットアップの概略ブロック図を示す。 発明を実施するためのベストモード 図１を参照して、一般的には境界スキャンテスト回路として知られているＪＴ ＡＧインターフェイス１４０を用いてデータを構成レジスタ（ＣＲ）１５０に与 える。 先に説明したように、境界スキャンテスト回路１４０の基本アーキテクチャは 、命令レジスタ１８５、テストアクセスポート（ＴＡＰ）コントローラ１９４、 テストデータレジスタ１８０およびテストアクセスポートからなる。テストアク セスポートは、境界スキャン専用であり他の機能と共有されないＩＣパッケージ 上の４つまたは５つのピンからなる。これらのピンを簡単なプロトコルで用いて オンチップの境界スキャン論理と通信する。このプロトコルは、ピンのうち２つ すなわちテストクロック（ＴＣＫ）１９２およびテストモード選択（ＴＭＳ）１ ９ １により駆動される。（プロトコルはまた、もし任意のテストリセット（ＴＲＳ Ｔ）１９３ピンを用いるのであれば第３のピンにより駆動される。）テストアク セスポートの残りの２つのピンは、データをＩＣへかつＩＣから直列シフトする ためのものであり、これらのピンはテストデータイン（ＴＤＩ）１０１およびテ ストデータアウト（ＴＤＯ）１９０と呼ばれる。ＴＡＰコントローラ１９４は、 １６の状態がＩＣチップ上にある簡単な有限状態マシンである。ＴＡＰコントロ ーラ１９４は通信プロトコルを認識し、境界スキャン論理の残余の部分が用いる 内部制御信号を発生する。ＴＡＰコントローラ１９４は、ＴＣＫ１９２およびＴ ＭＳ１９１（任意としてＴＲＳＴ１９３）テストピンの信号により駆動される。 命令レジスタ１８５は、ＴＡＰコントローラ１９４により制御され、直列シフ トされたデータのロード（およびアンロード）のためにＴＤＩ１０１とＴＤＯ１ ９０との間に設けることができる。命令レジスタ１８５を用いて１つ以上のテス トデータレジスタ１８０に対する動作モードを設定する。（ユーザ規定命令を追 加するための命令モードおよび規則は上記のＩＥＥＥ標準１１４９．１に記載さ れている。）各命令レジスタセルは、シフトレジスタフリップフロップおよび並 列出力ラッチを含む。シフトレジスタは、命令レジスタを通して移動する命令ビ ットを保持する。ラッチは現在の命令を保持する。命令レジスタの最小の大きさ は２セルである。符号サイズをレジスタの長さと整合させなければならないので 、レジスタの大きさは使用可能な命令符号の大きさを決める。 テストデータレジスタ１８０は、ＴＤＩピン１０１とＴＤＯピン１９０との間 に設けられる。２つのテストデータレジスタは常にＪＴＡＧ構成要素、バイパス レジスタおよび境界レジスタになければならない。境界レジスタを用いてＩＣの 入力および出力ピンのアクティビティを制御および観察する。バイパスレジスタ はスキャンチェーンを単一セルに縮小し、これはボード上で他の境界スキャン構 成要素をテストする際には有利である。さらなるテストデータレジスタは任意で ある。テストデータは、テストデータレジスタ１８０を通してマルチプレクサ１ ８７にシフトされ、次に出力バッファ１８８を通してＴＤＯピン１９０にシフト される。より詳しくは、上記のＩＥＥＥ標準１１４９．１の、ＩＥＥＥ標準テス トアクセスポートおよび境界スキャンアーキテクチャ（IEEE Standard Test Access Port and Boundary-Scan Architecture）を参照すればよい。 この発明では、ＣＲ１５０はテストデータレジスタ１８０としてＪＴＡＧ構造 内に含まれる。ＣＲ１５０内の各ビットは構成ラッチ（ＣＬ）１５１からなる。 各ＣＬ１５１の出力はマクロセル内の構成制御信号１６０として用いられる。Ｃ Ｒ１５０のための入力データ信号１４９は、１組の直列接続された構成ビット不 揮発性素子のセンスラッチ１２０から、または再構成およびテストのために用い られるＪＴＡＧテストデータイン（ＴＤＩ）データピン１０１から選択的に与え られる。 このシステムを、ＯＲゲート１１０を通して処理される初期パワーアップ信号 １１１によって開始し、不揮発性素子のセンス信号（ＮＶセンス信号）１０９を 生成する。最初のパワーアップ後、不揮発性素子の状態は並列に検知され、構成 ビットセンスラッチ（ＣＢＳＬ）１２０（独立したＣＢセンスラッチ１２１が一 続きになったものとして示されており構成クロック（ＣＣ）１５３により同期化 される）にストアされる。ＮＶセンス信号１０９を処理してＦＥＴ１０７のゲー トに送り、ＦＥＴ１0７を導通させることにより、ＦＥＴ１0７を通してセンスラ ッチ出力信号１３１を処理し、構成レジスタ入力１４９に送る。構成クロック（ ＣＣ）１５３はＫクロックサイクルの間トグルされ、このＫは構成レジスタの長 さをビットで表わしたものである。この態様で、構成ビットセンスラッチ１２０ にストアされた不揮発性素子のデータは、パワーアップの際に構成レジスタ１５ ０にロードされる。ラッチの速度のおかげでこのプロセスは非常に高速に行なわ れる。 パワーアップ段の後、テストは、無効イネーブル信号１０３をＦＥＴ１０５の ゲートに活性化することによって開始してもよい。こうすれば、ＪＴＡＧ ＴＤ Ｉデータ入力ピン１０１をＣＲデータ入力１４９として用いることができる。 （なお、無効イネーブル信号１０３は、パワーアップ段の終了後に用いて、無効 イネーブル信号１０３がＦＥＴ１０５に送られたのと同時にパワーアップ信号が ＦＥＴ１０７に送られて信号の衝突が発生するという状況を回避しなければなら ない。）次にＪＴＡＧ ＴＤＩデータ入力ピン１０１を用いて、テスト実行のた めにテスト構成ビットを処理して構成レジスタ１５０に送ることができる。標準 のＪＴＡＧテスト仕様を用いているため、標準的な産業テスト法を用いることが できる。（テストの実現方法の詳細については再びＩＥＥＥ標準１１４９．１、 ＩＥＥＥ標準テストアクセスポートおよび境界スキャンアーキテクチャを参照す ることができる。） テストの終了後、リストア信号１１３を用いてパワーアップ中に実行される、 上記と同じ構成ロードシーケンスを開始することができる。こうすれば、電力供 給レベルを変更することなく、構成ラッチ状態を構成ビットの不揮発性素子にス トアされた状態に設定する方法が得られる。 この発明の利点の１つは、不揮発性素子の消去および再プログラミングを行な わなくとも異なる構成を出力マクロセルに直列にロードできることである。した がってこのプロセスは、不揮発性素子の消去および再プログラミングが必要な他 のプロセスよりもかなり高速である。不揮発性素子を消去および再プログラミン グする必要があれば、相当なテスト時間がかかる。なぜなら、消去および再プロ グラミング後に構成ビットを再びロードしてマクロセルの機能性を検査しなけれ ばならないからである。さらに、このシステムは、誘電材料の破損による過度の 摩耗といった、不揮発性素子の複数回の消去に関連する問題を回避している。こ のプロセスはまた、集積回路チップのプロトタイピングのために用いることもで きる。 この発明の代替実施例が図２に示されている。この実施例では、個々の構成ビ ット不揮発性素子（ＣＢ）２２１を構成レジスタビットに並列データ接続するこ とによって、構成ビットラッチを用いる必要をなくしている。図２は、構成レジ スタ２２０に関する回路部分を示す。構成レジスタ２２０は、ＪＴＡＧテスト構 造において規定され（図１で説明された）テストデータレジスタであると仮定す る。 パワーアップ信号２１１による始動後、ＮＶセンス信号２０９をＦＥＴ２０５ のゲートに送り構成ビット不揮発性素子（ＣＢ）２２１を構成ラッチ（ＣＬ）２ ３０にロードする。ＣＬ２３０の出力をマクロセル内の構成制御信号２６０とし て用いる。次に無効イネーブル信号２０３を用いてテストを活性化することがで き、テスト構成ビットをＴＤＩテストピン２０１を通してロードすることができ る。テスト構成ビットを、ＪＴＡＧスペックに従い回路２３０の構成ラッチ部分 を通してテストし、テスト構成ビットはＴＤＯ（テストデータ出力）２９０に繋 がる接続を介して構成レジスタ２２０の外に出る。テスト後、リストア信号２１ ３を用いて構成ラッチ２３０の再ロードを行なうことができる。上記のように、 この実施例では構成ビットセンスラッチが不要である。しかしながら、各ＣＢ出 力を長距離にわたってルーチングしなくてよいように、構成ビット２２１を構成 ラッチ２３０に物理的に近くなるように配置しなければならない。 さらなる機能を果たすために、上記のこの発明の２つの実施例に他の回路を追 加してもよい。たとえば、図３に示すように、構成ラッチ３３０および構成ビッ ト不揮発性素子３２１を、構成レジスタ３２０内で論理的に組合せて（ＡＮＤゲ ート３８０およびＯＲゲート３９０を用いる）、マクロセルへの構成制御信号３ ６０を生成することができる。 さらに、プログラマブルビットを制御するためのこの発明の方法を、マクロセ ル内のビットを制御する以外の目的のために用いてもよい。これ以外の目的とは 、ピンアウト制御オプション、セキュリティビット、グローバル論理構成制御ビ ットまたはスピード／パワーオプションを含み得る。 また、構成制御信号を、データが構成ラッチに入力されている間または構成ビ ットがプログラミングもしくは消去されている間固定した状態にしておくために 、制御信号を制御ビットまたは制御ラッチに与えることが可能である。 最後に、複数の構成ビットを一度に処理するために、上記の構造内で複数の構成 レジスタを並列に接続可能とすることを意図している。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 サイキ，ウィリアム・ジェイ アメリカ合衆国、94041 カリフォルニア 州、マウンテン・ビュー、マリポサ・アベ ニュ、706、ナンバー・２ (72)発明者 バーガー，ニール アメリカ合衆国、95014 カリフォルニア 州、クパーティノ、ミラー・アベニュ、 10200、ナンバー・324 (72)発明者 ゴングワー，ジェフリー・エス アメリカ合衆国、95008 カリフォルニア 州、キャンベル、マクベイン・アベニュ、 1148 (72)発明者 タム，ユージーン・ジングラン アメリカ合衆国、95132 カリフォルニア 州、サン・ノゼ、ヘミングウェイ・ロー ド、1530

Claims (1)

1. 【特許請求の範囲】 １．プログラマブルロジックデバイスにおいて構成ビットの不揮発性素子と関連 するレジスタを制御するためのシステムであって、 多数の外部デバイスピンと、構成レジスタとして規定される少なくとも１つの テストデータレジスタとを含む境界スキャンテスト回路を含み、外部デバイスピ ンのうち１つはテストデータ入力ピンとして規定され、前記システムはさらに、 不揮発性素子の１組のデータをストアする１組の直列接続された構成ビット不 揮発性素子センスラッチ（ＣＢＳＬ）と、 第１の信号が与えられたときにＣＢＳＬからの不揮発性素子の１組のデータを 処理して構成レジスタに与えるための手段と、 第２の信号が与えられたときにテストデータ入力ピンからの１組のテストデー タ信号を処理して構成レジスタに与えるための手段とを含む、プログラマブルロ ジックデバイスにおいて構成ビットの不揮発性素子と関連するレジスタを制御す るためのシステム。 ２．構成レジスタは、一連の直列接続された構成ラッチおよび構成クロックを含 み、構成レジスタは出力信号を生成する、請求項１に記載のプログラマブルロジ ックデバイスにおいて構成ビットの不揮発性素子と関連するレジスタを制御する ためのシステム。 ３．出力信号は出力論理マクロセル内で用いられる、請求項２に記載のプログラ マブルロジックデバイスにおいて構成ビットの不揮発性素子と関連するレジスタ を制御するためのシステム。 ４．テストデータ入力ピンは第１のトランジスタを通して構成レジスタに結合さ れ、ＣＢＳＬは第２のトランジスタを通して構成レジスタに結合される、請求項 ３に記載のプログラマブルロジックデバイスにおいて構成ビットの不揮発性素子 と関連するレジスタを制御するためのシステム。 ５．制御信号は出力信号が固定状態を維持するように構成ラッチに与えられる、 請求項２に記載のプログラマブルロジックデバイスにおいて構成ビットの不揮発 性素子と関連するレジスタを制御するためのシステム。 ６．外部デバイスピンの数は５以下である、請求項１に記載のプログラマブルロ ジックデバイスにおいて構成ビットの不揮発性素子と関連するレジスタを制御す るためのシステム。 ７．不揮発性素子の１組のデータを処理するための手段は、多数サイクルの間構 成クロックをトグルすることを含み、サイクルの数は構成レジスタのビット長と 等しい、請求項２に記載のプログラマブルロジックデバイスにおいて構成ビット の不揮発性素子と関連するレジスタを制御するためのシステム。